习题数电参考答案(终)

1、第一章 数字逻辑概论1.1 数字电路与数制信号1.1.1 试以表1.1.1所列的数字集成电路的分类为依据，指出下列IC器件属于何种集成度器件：（1）微处理器；（2）计数器；（3）加法器；（4）逻辑门；（5）4兆位存储器。 解：依照表1.1.1所示的分类，所列的五种器件：（1）、（5）属于大规模；（2）、（3）属于中规模；（4）属于小规模。1.1.2 一数字信号波形如图题1.1.2所示，试问该波形所代表的二进制数是什么？ 解：图题1.1.2所示的数字信号波形的左边为最高位（MSB），右边为最低位（LSB），低电平表示0，高电平表示1。该波形所代表的二进制数为010110100。1.1.3 试绘出

2、下列二进制数的数字波形，设逻辑1的电压为5V，逻辑0的电压为0V。（1）001100110011 （2）0111010 （3）1111011101 解：用低电平表示0，高电平表示1，左边为最高位，右边为最低位，题中所给的3个二进制数字的波形分别如图题1.1.3（a）、（b）、（c）所示，其中低电平为0V，高电平为5V。1.1.4一周期性数字波形如图1.1.4所示，试计算：（1）周期；（2）频率；（3）占空比。 解： 因为图题1.1.4所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms。 频率为周期的倒数，f=1/T=1/0.01s=100Hz。 占空比为高电平脉冲宽度与

3、周期的百分比，q=1ms/10ms×100%=10%。1.2数制1.2.1 一数字波形如图1.2.1所示，时钟频率为4kHz，试确定：（1）它所表示的二进制数；（2）串行方式传送8位数据所需要的时间；（3）以8位并行方式传送的数据时需要的时间。解： 该波形所代表的二进制数为00101100。 时钟周期T=1/f=1/4kHz=0.25ms。 串行方式传送数据时，每个时钟周期传送1位数据，因此，传送8位数据所需要的时间t=0.25ms×8=2ms。8位并行方式传送数据时，每个时钟周期可以将8位数据同时并行传送，因此，所需的时间t=0.25ms。1.2.2 将下列十进制数转换为

4、二进制数、进制数和十六进制数（要求转换误差不大于2-4）：（1） 43 （2）127 （3）254.25 （4）2.718解： 此题的解答可分为三部分，即十-二、十-八和十-十六转换。解题过程及结果如下：1十-二转换（1）将十进制整数43转换为二进制数，采用"短除法"，其过程如下： 从高位到低位写出二进制数，可得（43）D=（101011）B。（2）将十进制数127转换为二进制数，可以采用"短除法"，也可以采用"拆分法"。 采用"短除法"，将127逐次除2，所得余数即为二进制数，（127）D=（1111111）B。

5、 采用"拆分法"，由于27=128，所以可得（127）D =27-1=（10000000）B （1111111）B。（3）将十进制数254.25转换为二进制数，由两部分组成：整数部分（254）D=（11111110）B，小数部分（0.25）D=（0.01）B。 对于小数部分的十-二进制转换，才用"连乘法"，演算过程如下： 0.25×2=0.50b-1 高位 0.5 ×2=1.01b-2 低位 将整数部分和小数部分的结果相加得（254.25）=（11111110.01）。为了检查转换结果的误差，可以将转换结果返回到十进制数，即27+26

6、+25+24+23+22+21+2-2=254.25，可见没有转换误差。 （4）将十进制数2.718转换为二进制数，由两部分组成：整数部分（2）D=（10）B；小数部分（0.718）D=（0.10110111）B，其演算过程如下： 0.718×2=1.4361b-1 高位 0.436×2=0.8720b-2 0.872×2=1.7441b-3 0.744×2=1.4881b-40.488×2=0.9760b-50.976×2=1.9521b-60.952×2=1.9041b-70.904×2=1.8081b-8 低

7、位两部分结果之和为(2.718)D=(10.10110111)B=21+2-1+2-3+2-4+2-6+2-7+2-82.6875转换误差为2.7182.6875=0.0305<2-4要求转换结果不大于2-4，只要保留二进制数小数点后4位即可。这里二进制结果取小数点后8位数是为了便于将其转换为十六进制数。2.十-八转换 十进制到八进制的转换方法有两种：一是利用“短除法”，直接将十进制数转换为八进制数；二是首先将十进制数转换为二进制数，然后再将二进制数转换为八进制数。现以（254.25）D转换为八进制数为例来说明。对于整数部分，采用“短除法”，逐步除8求得：由此得（254）D=（376）O

8、对于小数部分0.25，仿照式（1.2.7），对应b-1b-2.b-n，这里变为o-1o-2o-n，其演算过程如下： 0.25×8=2.02o-1所以，（254.25）D =（376.2）o采用第二种方法时，首先将十进制数转换为二进制数，将每3位二进制数对应于1位八进制数，整数部分由低位到高位划分，小数部分不够3位的，低位补0.所以得（254.25）D=（11 111 110.010）B=（376.2）O因此，前述4个十进制数转换为二进制数后，可以将各个二进制数从小数点开始，整数部分从右向左，小数部分从左向右，每3位二进制数表示1位八进制数，可得：（1）（43）D=（101 011）B

9、 =（53）O（2）（127）D=（1 111 111）B=（177）O（3）（254.25）D=（11 111 110.010）B=（376.2）O（4）（2.718）D=（10.101 100）B=（2.54）O1.2.3 将下列二进制数转换为十六进制数:(1) (101001) B (2) (11.01101) B解:由小数点开始，整数部分从右向左，小数部分从左向右，每4位二进制数表示1位十六进制数，不够4位的补0，可得:(1) (10 1001)B=(0010 1001) B=(29) H(2) (11.01101) B=(0011.0110 1000) B=(3.68) H1.2.4

10、 将下列十进制数转换为十六进制数(要求转换误差不大于16-4):(1) (500)D (2) (59)D (3) (0.34)D (4) (1002.45) D解: 将十进制数转换为十六进制数的方法有两种: 一是利用"短除法"，逐步除16求得；二是首先将十进制数转换为二进制数，然后由小数点开始，整数部分从右向左，每4位二进制数表示1位十六进制数。在习题1.2.2中介绍了第二种方法，可参考.这里采用"短除法".(1) 将500连除以16如下:由此得(500)D =(1F4)H(2) 将29连除以16如下:由此(59) D=(3B) H(3)将0.34连乘1

11、6如下:由此得(0.34) D=(0.570A) H转换误差校核(0.570A)H=5×16-1+7×16-2+10×16-4=0.339 996转换误差为0.34-0.339 996=0.000 004<16-4(4)将(1 002.45)D分为整数和小数两部分转换将整数1 002连除以16如下:所以得(1002)D=(3EA)H将小数部分连乘16如下: 故(0.45)D=(0.733 3)H转换误差校核(0.733 3)H=7×16-1+3×16-2+3×16-3+3×16-4=0.449 997转换误差为 0.4

12、5-0.449 997=0.000003<16-41.2.5 将下列十六进制数转换为二进制数： （1） （23F.45）H （2）（A040.51）H 解：将每位十六进制数用4位二进制数表示，并填入原数中相应的位置，得（1） （23F.45）H =（0010 0011 1111.0100 0101）B（2） （A040.51）H = (1010 0000 0100 0000.0001) B1.2.6 将下列十六进制数转换为十进制数：（1） （103.2）H （2）（A45D.0BC）H解：将十六进制数按权展开相加，即可得十进制数：（1） （103.2）=1×162+3×

13、;160+2×16 -1 =（259.1252）D（2） （A45D.0BC）H =10×163 +4×162 +5×161 +13×160 +11×16-2 +12×16-3 =40960+1024+80+13+0.04297+0.00293 =(42077.0459) D1.3二进制数的算术运算1.3.1 写出下列二进制数的原码 反码和补码：（1） （+1110）B （2）（+10110）B （3）（-1110）B （4）（-10110）B解：二进制数为正数时，其原码、反码、补码相同；二进制数为负数时，将原码的数值位逐位

14、求反（即得到反码），然后在最低位加1得到补码。所以：（1） A原=A反=A补=1110（2） A原=A反=A补=10110（3） A原=11110，A反=10001，A补=10010（4） A原=110110，A反=101001，A补=1010101.3.2 写出下列有符号二进制补码所表示的十进制数：（1） 0010111 （2） 11101000解：二进制数的最高位为符号位。最高位为0表示正数，为1表示负数。（1）0010111为正数，所以（010111）B = （23）D（2）11101000为负数的补码，首先将其再次求补还原为有符号的二进制数（-0011000）B，再转换为十进制数为（-

15、24）。1.3.3 试用8位二进制补码计算下列各式，并用十进制数表示结果：（1）12+9 （2） 11-3 （3） -29-25 （4） -120+30解：（1），（12+9）补 =（12）补 +（9）补=0000 11001+00001001=0001 0101 （2），（11-3）补=（11）补+（-3）补=0000 1011+1111 1101=0000 1000 （3），（-29-25）补=(-29) 补+(-25) 补=1110 0011+1110 0111=1100 1010 上述加法过程，最高位的1被舍弃.将1100 1010求反补得到有符号的二进制数(-0110110) B，

16、再转换成十进制数为(-54)。 （4），（-120+30）补 =（-120）补 +（30）补 =1000 1000+0001 1110=1010 0110 将1010 0110求反补得到有符号的二进制数（-1011010）B，再转换成十进制数为（-90）。1.4 二进制代码1.4.1 将下列十进制数转换为8421BCD码：（1） 43 （2）127 （3） 254。25 （4）2.178解：将每位十进制数用4位8421BCD码表示，并填入原数中相应的位置，得： （1），（43）D =（0100 0011）BCD （2），（127）D =（0001 0010 0111）BCD （3），（254.

17、25）D =（0010 0101 0100.0010 0101）BCD （4），（2.718）D =（0010.0111 0001 1000）BCD 1.4.21.4.2 将下列数码作为自然二进制数或8421BCD码时，分别求出相应的十进数：（1） 10010111 （2） 100010010011 （3）000101001001 （4）10000100.10010001解：当上述三个数码作为自然二进制数转换为十进制数时，按权展开相加，即可得十进制数，二进制数的位权表如下：上述三个数码作为8421BCD码时，整数部分从右向左，没4位二进制数表示1位十进制数。（1），（1001 0111）B=1

18、×27+1×24+1×22+1×21+1×20 =（151）D （2），（1000 1001 0011）B=1×2 11+1×2 7+1×22+1×2 4+1×21+1×20 =（2195）D 作为BCD码时，（1000 1001 0011）BCD =（893）D （3），（0001 0100 1001）B=1×2 8+1×2 6+1×2 3+1×2 0 =（329）D作为BCD码时，（0001 0100 1001）BCD =（149）D1.4.

19、3 试用十六进制数写出下列字符的ASCII码的表示：（1） + （2）（3） you （4）43 解：首先根据表1.4.3A，查出每个字符所对应的二进制数表示的ASCII码，然后将二进制数=码转换成十六进制数表示。 （1）“+”的ASCII码为0101011，则（0010 1011）B=（2B）H（2）的ASCII码为1000000， 则（0100 0000）B=（40）H（3）you的ASCII码为1111001，1101111，1110101，对应的十六进制数分别为79，6F，75。（4）43的ASCII码为0110100，0110011，对应的十六进制数分别为34，33。1.6 逻辑函数

20、及其表示方法1.6.1 在图题1.6.1中，已知输入信号A、B的波形，画出各门电路输出L的波形解：首先根据输入信号的变化分段，然后按照每一段输入信号的取值，确定输出信号，逐段画出输出波形。在图题1.6.1（a）中，只要与非门的输入有0，输出就为1；输入全为1时，输出为0。所以，得到L的波形如图题解1.6.1（a）所示。在图题1.6.1（a）所示实际是异或门，只要两个输入信号相同时，输出为0，否则为1，得到输出L的波形如图题解1.6.1（b）所示。第2章2.1 逻辑代数2.1.1 用真植表证明下列恒等试：（1） （2）（A+B）（A+C）=A+BC （3）解：根据题意，首先分别写出等式两边逻辑表

21、达式的真值表，然后观察它们是否完全相同，若相同，则说明等式成立。 （1）根据逻辑恒等式（AB）C = A (BC)列写真值表，如表题解2.1.1（a）所示。由表题解2.1.1（a）的最右边两栏可知，（AB）C与A (BC)的真值表完全相同，故等式（AB）C = A (BC) 成立。 （2）根据逻辑恒等式（A+B）（A+C）=A+BC列写真值表，如表题解2.1.1（b）所示。根据表题解2.1.1（b）所示的最右边两栏可知，（A+B）（A+C）与A+BC的真值表完全相同，故等式（A+B）（A+C）=A+BC 成立。 （3）根据逻辑恒等式列写真值表，如表题解2.1.1（C）所示。根据表题解2.1.1

22、（C）所示的最右边两栏可知，的真值表完全相同，故等式 成立。2.1.2 写出三变量的摩根定理表达式，并用真值表验证其正确性。解：三变量的摩根定理表达式为：， 按照A、B、C所有可能的取值情况列出真值表，如表题解2.1.2所示。将表中第3列和第4列进行比较、第5列和第6列进行比较，可见等式两边的真值表完全相同，故等式成立。2.1.3 用逻辑代数定律证明下列等式： 解：对于这类题目，需要熟记逻辑代数的基本定理，然后对等式的一边进行化简推导，得到另一边等式。 （1）， （ 根据=1） = （根据）或者： （根据A+1=1） =（2）， （根据） （根据） = AB +AC(3)， （根据） =A+C

23、D+E2.1.4 用代数法化简下列各式：（1）AB（BC+A） （2） （3）（4） （5） （6） （7） （8） （9） （10）解：本题要求应用逻辑代数的公事和定理进行逻辑运算，以便消去多余的乘积项和多余的因子， 从而得到逻辑函数的最简式。 （1）， （2）， （3）， = = = （4）， （5）， （根据）（6）， （根据） （根据） = （7）， （根据） （根据） （8）， （根据） （9）， （根据） （10）， （根据） （根据）2.1.5 将下列各式转换成与-或形式： 解：与-或形式就是乘积项之和的形式，也称为积之和形式。在化简时，一般要多次用到摩根定理，因此，要熟记该定理

24、。 （1）， （根据） （根据） （2）， （根据） = AC+AD+BC+BD+AC+AD+CD+D =AC+BC+（A+B+C+1）D =AC+BC+D（3）， （根据） 2.1.6 已知逻辑函数表达式为，画出实现该式的逻辑电路图，限使用非门和二输入与非门。解：由逻辑式画出逻辑图，一般先根据题目要求，将函数式变换为适于使用限定图形符号的形式，然后用图形符号代替代数运算符号。对该题而言，要将函数化为与非与非的形式，然后用非门和二输入与非门画出逻辑图，如图题解2.1.6所示。2.1.7 画出实现下列逻辑表达式的逻辑电路图，限使用非门和输入与非门。 （1）L=AB+AC （2） （3） 解：先将

25、逻辑表达式化为与非与非形式，再用与非门、非门实现函数。（1），如图题解2.1.7（a）所示。（2），如图题解2.1.7（b）所示（3），如图题解2.1.7（c）所示。2.1.8 已知逻辑函数表达式为，画出实现该式的逻辑电路图，限使用非门和二输入或非门。解：先将函数化或非或非表达式，再用或非门和非门实现。 ，如图题解2.1.8所示。2.2 逻辑函数的卡诺图化简法2.2.1 将下列函数展开为最小项表达式： （1） （2） （3） 解：最小项表达式为与或形式，每个与项包含所有逻辑变量。对于某个乘积而言，若缺少某变量，一般利用补齐该变量。注意：最小项表达式子不等于最简形式。 （1）， （2）， (3)

26、， 2.2.2 已知函数L（A，B，C，D）的卡诺图如图题2.2.2所示，试写出函数L的最简与或表达式。解：因为任何逻辑函数都等于它的卡诺图中位的那些最小项之和。要得到一个函数的最简与或表达式，就是要将逻辑上相邻的最小项圈成一个包围圈，且每个包围圈必须含2n个方格，对应每个包围圈写成一个新的乘积项，然后将所有包围圈对应的乘积项相加即可。此题可画4个包围圈，每个对应的乘积项如图题解2.2.2所示，其最简与或表达式为：2.2.3 用卡诺图法化简下列各式：解：先将函数化为最小项表示的与或表达式，画出卡诺图（或根据表达式直接填写卡诺图），再用卡诺图化简。在画卡诺图的包围圈时，包围圈要尽可能覆盖填1的最

27、小项，且包围圈的数目要尽可能少，这样可得最简与或表达式。 （1）， 由逻辑表达式作卡诺图，如图题解2.2.3（a）（2）， 由逻辑表达式作卡诺图，如图题解2.2.3（b）由卡诺图得到最简逻辑表达式（3）由逻辑表达式作卡诺图，如图题解2.2.3（c）。由卡诺图得到最简逻辑表达式（4），由逻辑表达式作卡诺图，如图题解2.2.3（d）由卡诺图得到最简逻辑表达式 (5)， 由逻辑表达式作卡诺图，如图题解2.2.3（e）由卡诺图得到最简逻辑表达式（6），由逻辑表达式作卡诺图，如图题解2.2.3（f）由卡诺图得到最简逻辑表达式（7），由逻辑表达式作卡诺图，如图题解2.2.3（g），此题卡诺图采用了另一种简

28、化画法。由卡诺图得到最简逻辑表达式2.2.4 已知逻辑函数，试用真值表、卡诺图和逻辑图（限用非门和与非门）表示。解：先根据已知的逻辑函数表达式写出真值表，由真值表画卡诺图，由卡诺图得到最简与或表达式，然后将与或表达式转化为与非表达式。 由逻辑函数写出真值表，如表题解2.2.4所示。 由真值表可画出卡诺图，如图题解2.2.4（a）所示。 由卡诺图，得逻辑表达式用摩根定理将此式化为与非表达式： 由已知函数的与非与非表达式画出逻辑图，如图题解2.2.4（b）所示。3.1 MOS逻辑门电路3.1.1 根据表题3.1.1所列的三种逻辑门电路的技术参数，试选择一种最合适工作在高噪声环境下的门电路。解：根据

29、表题3.1.1所示逻辑门的参数，以及式（3.1.1）和式（3.1.2），计算出逻辑门A的高电平和低电平噪声容限分别为 同理分别求出逻辑门B和C的噪声容限为 电路的噪声容限愈大，其抗干扰能力愈强，综合考虑，选择逻辑门C。3.1.2 求下列情况下TTL逻辑门的扇门数：（1）74LS门驱动同类门；（2）74LS门驱动74ALS系列TTL门。解：首先分别求出拉电流工作时的扇出数NOH和灌电流工作时的扇出数NOL，两者中的最小即为扇出数。 从附录A中可查得74LS系列电流参数的数值为IOH=0.4mA ， IOL=8mA ， IIH=0.02mA ， IIL=0.4mA ；74ALS系列输入电流参数的数

30、值为IIH=0.02mA ， IIL=0.1mA，其中省略了表示电流流向的负号。 （1）根据式（3.1.4）和式（3.1.5）计算扇出数 74LS系列驱动同类门时，输出为高电平的扇出数输出为低电平的扇出数所以，74LS系列驱动同类门时的扇出数N0为20。（2）同理可以算出74LS系列驱动74ALS系列时，有所以，74LS系列驱动74ALS系列时的扇出数N0为20。3.1.3 根据表题3.1.3所列的三种逻辑门电路的技术参数，计算出它们的延时-功耗积，并确定哪一种逻辑门的性能最好。解：延时功耗积为传输延迟时间与功耗的乘积，即DP=t pd PD根据上式子可以计算出各逻辑门的延时功耗积分别为同理的

31、出，。逻辑门的DP值愈小，表明它的特性愈好，所以逻辑门C的性能最好。3.1.4 已知图题3.1.4所示各MOSFET管|VT|=2V，忽略电阻上的压降，试确定其工作状态（导通或截止）。解：图题3.1.4（a）和（c）为N沟道增强型MOS，图题3.1.4（b）和（d）为P沟道增强型MOS。N沟道增强型MOS管的开启电压VT为正。当vGS<VT时，MOS管处于截止状态；当vGSVT，且vDS(vGS VT)时，MOS管处于饱和导通状态。 对于图题3.1.4（a），vGS=5V，vDS=5V，可以判断该MOS管处于饱和导通状态；对于图题3.1.4（c），vGS=0V<VT，所以该MOS管

32、处于截止状态。P沟道增强型MOS管的开启电压VT为负。当vGS>VT，时，MOS管处于截止状态；当vGS VT，且vDS（vGSVT）时，MOS管处于饱和导通状态。对于图题3.1.4（d），vGS= -5V，vDS= -5V，可以判断该MOS管处于饱和导通状态。3.1.5 为什么说74HC系列CMOS与非门在+5V电源工作时，输入端在以下四种接法下都属于逻辑0：（1）输入端接地；（2）输入端接低于1.5V的电源；（3）输入端接同类与非门的输出低电压0.1V；（4）输入端接10K的电阻到地。 解：对于74HC系列CMOS门电路来说，输出和输入低电平的标准电压值为：VOL=0.1V，VIL=

33、1.5V。因此有： （1）v1=0 < VIL=1.5V，属于逻辑0。 （2）v1<1.5V= VIL，属于逻辑0。 （3）v1=0.1V < VIL=1.5V，属于逻辑0。 （4）由于CMOS管的栅极电流非常小，通常小于1A，在10k的电阻上产生的压降小于10mV，即v1<0.01V< VIL=1.5V，故也属于逻辑0。3.1.6 试分析图题3.1.6所示的电路，写出其逻辑表达式，说明它是什么逻辑电路?解：该电楼由两部分组成，如图题3.1.6所示，虚线左边为一级与非门，虚线右边组成与或非门，其中T1N和T2N并联实现与功能，两者再与T3N串联实现或功能。与非门的

34、输出。与或非门的输出L为：该电路实现同或功能。3.1.7 求图题3.1.7所示电路的输出逻辑表达式。解：图题3.1.7所示电路中，L4实现与功能，即，而，所以输出逻辑表达式为。3.1.8 用三个漏极开路与非门74HC03和一个TTL与非门74LS00实现图题3.1.7所示的电路，已知CMOS管截止时的漏电流IOZ=5uA，试计算RP(min)和RP(max)。解：第一级的两个与非门和一个非门用漏极开路与非门74HC03组成，第二级的与非门用TTL与非门74LS00实现。 从附录A查得74HC系列的参数为：，；74LS系列的参数为：IIL(max)=0.4mA， IIH(max)=0.02mA.

35、因为三个漏极开路门的公共上拉电阻R，的下端接74LS00的一个输人端，即：在灌电流情况下，求出凡的最小值：在拉电流情况下，求出Rp的最大值：3.1.9 图题3.1.9表示三态门作总线传输的示意图，图中n个三态门的输出接到数据传输总线，D1、D2、 、 Dn为数据输入端，CS1、CS2、 CSn片选信号输入端。试问（1）CS信号如何进行控制，以便数据D1、D2、 、 Dn通过该总线进行正常传输;(2)CS信号能否两个或两个以上同时有效?如果CS出现两个或两个以有效，可能发生什么情况?(3)如果所有CS信号均无效，总线处在什么状态?解：（1）根据图题3.1.9可知，片选信号CS1、CS2、CSn为

36、高电平有效，当CSi=1时，第i个三态门被选中，其输人数据被送到数据传输总线上。根据数据传输的速度，分时地给CS1、CS2、CSn端以正脉冲信号，使其相应的三态门的输出数据能分时地到达总线上。（2）CS信号不能有两个或两个以上同时有效，否则两个不同的信号将在总线上发生冲突。即总线不能同时既为0又为1。（3）如果所有CS信号均无效，总线处于高阻状态。3.1.10 某厂生产的双互补对及反相器(4007)引出端如图题3.1.10所示，试分别连接:(1)三个反相器;(2)3输入端或非门;(3) 3输入端与非门;(4)或与非门;(5) 传输门(一个非门控制两个传输门分时传送).解：（1）三个发相器将图题

37、3.1.10所示电路按下列方式连接，可以得到三个反相器。 8、13相连，6端为输人，8端为输出，14端接 VDD，7端接地； l、5相连，3端为输人，5端为输出，2端接 VDD，4端接地； 10端为输人，12端为输出，11端接VDD，9端接地。 （2）三输人端或非门 电路图如图题解3.1.10（a）所示。 （3）三输人端与非门 电路图如图题解3.1.10（b）所示。（4）或与非门电路如图题解3.1.10（c）所示（5）传输门电路图如图题解3.1.10（d）所示，由6端输入的信号控制TG1、TG2分时传送数据。6端接低电平时，TG1导通，2端的数据传送到12端；6段接高电平时，TG2导通，4端的

38、数据传送到12端。3.1.11 试分析图题3.1.11所示某CMOS器件的电路，写出逻辑表达试，说明它是什么逻辑电路.解：电路由两个输入反相器、一个输出反相器、一个传输门及T1、T2和T3构成的电路组成。传输门有B和控制，当B=0时传输门导通，当B=1时传输门截止。T1、T2和T3构成的电路的工作状态由控制，当=1时T1、T2和T3均截止，T1、T2和T3构成的电路不工作；当=0时，T1、T2和T3构成的电路工作，并且起反相作用，其输出等于A。 综上所述，当B=0时，T1、T2和T3构成的电路不工作，传输门导通，输出L=A；当B=1时T1、T2和T3构成的电路工作传输门截止，输出L=。列出真值

39、表如表题解3.1.11所示。其逻辑表达式，故电路为异或门电路。3.1.12 试分析图题3.1.12所示的CMOS电路，说明它们的逻辑功能.解：对于图题3.1.12（a）所示的CMOS电路，当时，TP2和TN2均导通，TP2和TN2构成在职反相器正常工作，L=；当时，TP2和TN2均截止，无论A为高电平还是低电平，输出端均为高阻状态，其真值表如表题解 3 .1.12 所示，该电路是低电平使能三态非门，其表示符号如图题解 3 .1.12（a）所示。 图题3.1.12（b）所示的CMOS电路，时，Tp2导通，或非门打开，TP1和TN1构成的反相器正常工作，L=A；当时，Tp2截止，或非门输出低电平，

40、使TN1截止，输出端处于高阻状态，该电路是低电平使能三态缓冲器，其表示符号如图题解3.1.（12）所示。同理可以分析图题3.1.12（c）和图题3.1.12（d）所示的 CMOS电路，它们分别为高电平使能三态缓冲器和低电平使能三态非门，其表示符号分别如图题3.1.12（c）和图题3.1.12（d）所示 3.1.13 试分析图题3.1.13所示传输门构成的电路，写出其逻辑表达式，说明它是什么逻辑电路。解：对于图题3.1.13所示的电路，输入信号A作为传输门的控制信号，输人信号 B通过传输门与输出L相连。当 A=0时，传输门 TG1导通，TG2断开，；当A=l时，传输门TG1断开，TG2导通， ；

41、其真值表如表题解3.1.13所示，该电路实现异或功能，。3.1.14 由CMOS传输门构成的电路如图题3.1.14所示，试列出其真值表，说明该电路的逻辑功能。解：当CS=1时，4个传输门均为断开状态，输出处于高阻状态。当CS=0时，4个传输门的工作状态由A和B决定，A=B=0时，TG1和TG2导通，TG3和TG4截止，L=1。依此分析电路可以列出真值表如表题解3.1.14所示，根据真值表可得。该电路实现三态门输出的2输入或非逻辑功能3.1.15 写出图题3.1.15所示电路的逻辑表达式。.解：通过分析NMOS与非门和或非门可知，两个工作管串联实现与功能，并联实现或功能。根据图题3.1.15所示

42、电路，左半边电路中B、C对应的工作管串联实现BC与功能，两者又与D、E对应的工作管并联，实现或功能，然后再与A对应的工作管串联实现的功能，并注意与、或、非之间的先后顺序，可写出电路的逻辑表达式。3.1.16 写出图题3.1.16所示电路的逻辑表达式。 解：图题31 16所示电路由三部分组成，第一、三部分为 NMOS反相器，分析中间电路可得真值表如表题解 3.1.16所示，该电路为同或门，即。而，所以，即电路为同或门。 3.2.1 由BJT构成的反相器如图题3.2.1所示，VCC=+5V， VBE=0.7V，=100。当输入v1为5V时，输出为0.2V，试计算Rb/Rc的最大比值。解：当反相器的

43、输入v1为5V，输出为0.2V时，BJT工作在饱和区，有iciB。分别在输入回路和输出回路，列出iB与Rb、ic与Rc的关系式，代入上述关系式即和得出 Rb /Rc的最大比值。 由图题3.2.1可得 BJT工作在饱和区时iciB，所以 的最大比值约为90。3.2.2 为什么说TTL与非门的输入端在以下四种接法下，都属于逻辑1： (1)输入端悬空； (2)输入端接高于2V的电源；(3)输入端接同类与非门的输出高电压3.6 V；(4) 输入端接10K的电阻到地。解：（1）对于图题解3.2.2所示的与非门电路，当输入端悬空是，T1的发射极电流iE1=0，集电结正偏。VCC通过Rb1和T1的集电结向T

44、2、T3提供基极电流，使T2、T3饱和导通，输出为低点平。可见输入端悬空等效于逻辑1。（2），属于逻辑1。（3），属于属于逻辑1。（4）对于图题解3.2.2所示的与非门电路，考虑A端接10k电阻接地，B端悬空时，则电源电压分配到电阻、T1的发射结（0.7V）和10k电阻上，显然，此时输入端也属于逻辑1。3.2.3 设有一74LS04反相器驱动两个74ALS04反相器和四个74LS04反相器. (1) 问驱动门是否超载?(2) 若超载，试提出一改进方案; 若未超载，问还可增加几个74LS00门? 解：（1）根据题意，74LS04为驱动门，同时它又是负载门，负载门中还有74ALS04。 从附录A中

45、查出74LS04和74ALS04的参数如下（不考虑符号）。 74LS04： ，；，74ALS04 ：，4个74ALS04的输人电流为：，。2个74ALS04的输人电流为：，。 拉电流负载情况下如图题解 3.2.3（a）所示，74LS04总的拉电流为两部分即4个74LS04的高电平输人电流最大值；2个 74ALS04的高电平输人电流最大值。两部分拉电流之和为0.08mA0.04Ma=0.12mA。而 74LS04能提供 0 .4mA的拉电流，并不超载。 灌电流负载情况如图题解3.2.3（b）所示，驱动门的总灌电流为l.6mA0.2mA=18mA。而 74LS04能提供8mA的灌电流，也未超载。(

46、2）从上面分析计算可知，74LS04所驱动的两类负载无论是灌电流还是拉电流均未超载，仍有一定的负载裕量。 在拉电流负载情况下电流裕量为0.4mA0.12mA=0.28mA，可增加74LS00负数为 0.28mA0.02mA=14。在灌电流负载情况下电流格量为8mA18mA=6.2mA，可增加74LS04负数为 6.2mA0.4mA15。综合考虑，除了2个74ALS04反相器和4个74LS04反相器负载外，再增加负载74LS04数目不能超过 14个。3.2.4 图题3.2.4所示为集电极开路门74LS03驱动5个CMOS逻辑门，已知OC门输出管截止时的漏电流IOZ=0.2mA;负载门的参数为:V

47、IH(min)=4V，VIL(max)=1V，IIL=IIH=1uA. 试计算上拉电阻的值.解：从附录 A查得 74LS03的参数为：，。根据式（3.1.6）和式（3.1.7）可以计算出上拉电阻的值。灌电流情况如图题解3.2.4（a）所示，74LS03输出为低电平， ，有 拉电流情况如图题解3.2.4（b）所示，74LS03输出为高电平，由于，为了保证负载门的输入高电平，取，有综上所述，RP的取值范围为0.564.9k3.2.5 图题3.2.5表示2输入端BiCMOS与非门电路，试分析该电路是怎样实现与非逻辑关系(即)的。解：图题3.2.5所示的与非门电路在 结构上与或非门电路的结构恰好相反，

48、两 个NMOSFET的MNA和MNB彼此串联，而两个PMOSFET的MPA和MPB则彼此并联。 当A、B两输人端均为高电平时，MNA和MNB均导通，MPA和MPB则均截止，输出L为低电平。此时M1A和M1B外饱和导通，为TI基区的存储电荷提供一条释放通路。 当A、B两输人端之一为低电平时，MNA或MNB中有一个截止，M1A或M1B中也有一个截止，而MPA或MPB导通，使输出为高电平；VDD通过导通的MPA或MPB驱动M2，使M2导通，为T2基区的存储电荷提供一条道路，使其迅速释放。 可见图题3.2.5所示电路具有与非的逻辑功能 3.3 射极耦合逻辑门电路3.3.1某ECL门电路在250C时的参

49、数为：VIL(max)=-1.475V， VIH(min)=-1.105V， VOL(max)=-1.630V， VOH(min)=-0.980V。 解：根据计算噪声容限的公式（3.1.1）和（3.1.2）得到其高电平和低电平噪声容限分别为可见，ECL门电路的噪声容限非常低。3.4 砷化镓逻辑门电路3.4.1 试分析3.4节介绍的两种砷化镓逻辑门电路的噪声容限.，并判断哪种电路的抗干扰能力强。 解：从3.4节内容可知，直接耦合FET逻辑电路的参数为： ，因此其高电平和低电平噪声容限分别为耗尽型FET逻辑电路的参数为：，。因此，其高电平和低电平噪声容限分别为根据计算结果可知，耗尽型FET逻辑电路

50、的噪声容限数值均比直接耦合FET逻辑电路的大，因此，抗干扰能力比直接耦合FET逻辑电路强。3.5 逻辑描述中的几个问题3.5.1 试对图题3.5.所示电路的逻辑门进行变换，使其可以用单一或非门实现。解：将图题3.5.1所示电路第二级的与门用其等效符号代替，得到图题解 3.5.1（a）所示电路。然后将第二级输人端的小圆圈移至第一级的输出端，得到图题解3.5.1（b）所示电路，该电路可以用或非门74HCT02实现。 另外，也可以将电路的逻辑表达式进行变换得 直接用或非门实现上述表达式，得到如图题解3.5.1（b）所示的逻辑电路。3.5.2 电路如图题3.5.2所示，使用与非门实现。解：将图题3.5

51、.2所示电路第二级的或门用其等效符号代替，得到图题解3.5.2（a）所示电路。然后将第二级输人端的小圆圈移至第一级的输出端，得到图题解3.5.2（b）所示电路，该电路可以用一片包含四个2输人与非门的74HCT00和一片包含三个3输人与非门的74HCT10实现。3.6 逻辑门电路使用中的几个实际问题3.6.1 当CMOS和TTL两种门电路相互连接时，要考虑哪几个电压和电流参数？这些参数应满足怎样的关系？解：当CMOS和TTL两种门电路相互连接时，需要考虑驱动门输出的电压和电流值、，负载门输人端的电压和电流值、， 驱动门和负载门是否匹配需要考虑两个因素。一个是逻辑门电路的扇出问题，即驱动门必须能对

52、负载门提供足够的灌电流或者拉电流。 灌电流情况下应满足： 拉电流情况下应满足： 另一个是逻辑电平兼容性问题，驱动门的输出电压必须满足负载门所要求的高电平或者低电平输人电压的范围。即： 如果上述条件均满足，则两种门电路可以直接相互连接；如果不满足，则需要通过上拉电阻或电平移动器等接口电路进行连接。3.6.2 当用74LS系列TTL电路去驱动74HC系列CMOS电路时，试简述其设计思路，是否需要接口电路?试计算其扇出数，并对接口电路就开关速度和功耗两方面作出评价（设用一个74LS逻辑门作为驱动器件，并且它的高电平输出时的漏电流为0.2mA）。解：（1）因为74LS系列NL电路的输人为低电平时，输出

53、高电平电压值为，而74HC系列的（见附录A），两种电路的电压不兼容，当用74LS系列TTL电路去驱动CMOS电路时，需要另加接口电路，如图题解3、62所示。 由于CMOS门的和均很小，远满足条和；理论上扇出数可以很大。但CMOS门电路的输入电容较大，负载门过多会影响电路的开关速度。取扇出数 No=20。 RP的值可按式（3.1.6）和式（3.1.7）来计算。 （2）的值按式（3.1.6）计算，根据附录A可知，得 （3）的值按式（3.1.7）计算，根据附录A及已知条件可知，为保证负载门输入高电平值，取，得 综上所述，RP，的取值范围为 0 .566.8 k，为了兼顾开关速度和功耗可取 Rp=13k。3.6.3 当用74ALS系列TTL去驱动74HC系列CMOS时，重复题3.6.2。解：（1）74ALS系列TTL电路的输出高电平电压值为VOH(min)=3V，而74HC系列的VIH(min)=3.5V，74ALS系列驱动74HC系列CMOS时，电压不兼容，故