VerilogLED数码管驱动电路设计

1、!-项目编号Item No.06项目名称ItemLED数码管驱动电路 设计训练对象Class微电子技术专业学时Time4课程名称Course可编程逻辑器件应用教材TextbookCPLD/FPGA应用技术目的Objective1. 熟练使用Quartus II ，掌握整个 CPLD/FPGA开发流程；2. 掌握LED数码管静态显示的 Verilog HDL 设计方法;3. 掌握LED数码管动态显示的 Verilog HDL设计方法实训2 LED数码管驱动电路设计与实现一、实训设备、工具与要求1. 实训设备、工具PC电脑、FPGA开发系统、Quartus II 应用软件。2.实训要求每位学生独立

2、完成项目的制作并撰写实训报告；项目制作完成后由制作者按“验收标准”测试功能与参数，指导教师验收并登记成绩; 项目经指导教师验收后，由学生将全部实验设备整理后交指导教师验收并登记； 实训结束后1周内交实训报告。二、实训涉及的基本知识1.请画出七段LED数码管显示电路的输入输出结构inOin1in2in32.列表描述共阴七段数码显示电路的输入输出关系和显示结果?七段数码管显示电路输入七段数码管显示电路输出LED显示字形in3 in2 in1 in0gfedcba100000111111000010000110100101011011200111001111301001100110401011101

3、1015011011111006011100001117100011111118100111001119三、实训综合电路（七段译码器电路框图）动态显示电路框图:ah/；4：uOchrvlSC*EtCKTipcnt：u1模10计数单个数码管显示电路框图:rvtfenpin25：u0Ch lk£Ch飞tcntOiulfilPHqidijan:u2ledfb,.UI rscanlj.,Dl四、实训步骤1.阅读Altera Cyclongll开发系统用户手册，画出七段数码管的电路图和连接引脚。信号clkrstled6led5led4led3led2led1led0sca n3scan2sca

4、 n1scan0引 脚89907374758385868797100102104值868773747515381828396981001022. 设计应用工程，将十进制的0-9的BCD码转换成七段数码管的显示码（组合逻辑电路）七段LED数码管显示电路的 Verilog代码: module qidua n_0(c nt,led);inp ut out putreg3:0 ent;6:0 led;6:0 led;always(c nt)begincase(c nt)4'b0001:led=7'b0000110;4'b0010:led=7'b1011011;4'

5、;b0011:led=7'b1001111;4'b0100:led=7'b1100110;4'b0101:led=7'b1101101;4'b0110:led=7'b1111100;4'b0111:led=7'b0000111;4'b1000:led=7'b1111111;4'b1001:led=7'b1101111;4'b1010:led=7'b1110111; default:led=7'b0111111;endeaseenden dmoduleIT刘已Value

6、S 35序0S entB OC leiE on：11. 1 11 Illi 1 III1 LI _ u 111 11 f”e 1 rijri1 u 1L3. 设计应用工程，四个数码管依次静态显示“1”、“2”、“ 3”、“4”;module led_1(a,led); input outp utreg1:0 a;10:0led;10:0led;always(a)beginif(a=2'b00)led<=11'b00010000110;else if(a=2'b01)七段LED数码管显示电路仿真波形图:endled<=11'b00101011011;e

7、lse if(a=2'b10)led<=11'b01001001111;elseled<=11'b10001100110;en dmoduleVail S E庐QAB；粉3i匸厂e"6ooi6, ns( 00I Micrn10. ILS2D. ¥30. C ns01 X 】o 厂 11ooT Qiqcioqiilix iQQOiiOQiio4. 设计应用工程，单个数码管完成从模10计数功能;分频器:clk;rst; elk_1h z;module fenpin 25(clk,rst,clk_1hz); input input outp u

8、t always (p osedge clk or p osedge rst) beginregregclk_1h z;23:0ent;if(rst=1'b1)cnt<=24'd0;else if(cnt=13107119)begin cnt<=24'd0; clk_1hz<=clk_1h z; endelseent<=ent+1;end en dmodule十进制计数器:rst,clk; 3:0 cnt;3:0 cnt;regmodule cnt10(rst,clk,cnt); input outp ut always(posedge clk)

9、 beginif(rst=1'b0) cnt<=4'b000;else if(cnt=4'd9) cnt<=4'b000;elsecnt<=cnt+1;end en dmodule十进制计数器仿真波形 图: default:led=7'b0111111;LED译码器:module qidua n(cn t,led,sca n); input outp ut outp utreg wire3:0 cnt;6:0 led;3:0 scan;6:0 led;3:0 scan;scan=4'b0001;assig nalways(c n

10、t)begincase(c nt)4'b0001:led=7'b0000110;4'b0010:led=7'b1011011;4'b0011:led=7'b1001111;4'b0100:led=7'b1100110;4'b0101:led=7'b1101101;4'b0110:led=7'b1111100;4'b0111:led=7'b0000111;4'b1000:led=7'b1111111;4'b1001:led=7'b1101111;4

11、9;b1010:led=7'b1110111;endcaseenden dmoduleLED译码器仿真波形图:Vtlu*6 350 catB OC0 l*dB Oil0 sc anA )pz曲.9 nz40 0 nsT60.0 ns1SO.0 nsJS,35 ns-1J；two)X 0001 X 0010X OOH X 0100X 0101 X 0110X 0111 X IDE JoiniiXooooiioXioiiaiiXiooiniXiiooiioXiioiioiXiiiiiooXooooiiiXiiiiiii.1顶层电路Verilog HDL代码: module cn t10le

12、d(rst,clk,led,sca n); input input out put out put wirewirewirerst;elk;6:0 led;3:0 scan;3:0 ent;6:0 led;3:0 scan;fenpin25 cn t10qidua nu0(.clk(clk),.rst(rst),.clk_1hz(clk_1hz);u1(.clk(clk_1hz),.rst(rst),.cnt(c nt);u2(.c nt(c nt),.led(led),.sca n( sca n);en dmodule框图:CIKrsi0tanI3.Cl5. 设计应用工程，LED数码管动态显

13、示分频器：module div24(clk,rst,sclk);inputrst;inputclk;1, 2, 3, 4”，完成 Verilog HDL 设计;out putsclk;wire sclk;23:0 cnt;regalways (p osedge clk) beginif(rst=1'b0) cnt<=24'd0;elsecn t<=c nt+1;endassig n sclk=c nt23;en dmodule二位计数器：module cn t2(sclk,rst,c nt); input input out putregsclk; rst;1:0

14、cnt; 1:0 cnt;always (p osedge sclk) beginif (rst=1'b0) cnt<=2'b00;elsecnt<=cnt+1;enden dmodule二位计数器仿真波形图:Value £S.35 I4 0田cntB 130rstA 1e 4sclkA 140. 0 TLEQO.0 HiSO p HEpsnsS. 35 iLMJI _厂srr ID X Li X 00 X 0111 厂丽'00LED译码器：module ledyima(c nt,led);input 1:0 cnt;out put10:0led;

15、reg10:0led;always(c nt)begincase(c nt)2'b00:led=11'b00010000110;2'b01:led=11'b00101011011;2'b10:led=11'b01001001111;2'b11:led=11'b10001100110;endcaseenden dmoduleLED译码器仿真波形图:Valt1)M10.0 RSEQ ¥ ns30.0 ns40.0&. 35 lis.田 exitE 1 赧B OOOlt00 1X01X10X11泗；OOOIOOOOHD_X_00101011011 _X_01001 ODLl 11 _X_IDOOlHOOllO_s顶层电路Verilog HDL代码:elk; rst;module led_0(clk,rst,led);inp u