ISE101软件操作步骤

1、1新建工程1双击ISE图标,翻开ISE ,进入主界面 Bfei恥j L L LaL I aH.nrrMMlll!- Hfi Wu iBtaj Jim liiL£*f+L4 IF"fc LMfei# Iad &WTW n<liLl.u.i% R护"MES th Lin11 el «U!liE fl呵ITiUIQ Llhfinn tw亡|LuELlbf Au*口 Cmi i ihv Sw ib # Imp K.I1jA1«iSw?ra £w DKJwBkv*Hnl«r-IESg陀 h hMmuiLfrEJU-Tdi

2、d I ffZihl.碎&ip*kr"亡|W *!ilft MilJl *lMl Ifc HJjWrivaii r«tirsH.!TjFugwt Rg hv.l-Err-a Ftrhiplliti'CTM 9vn IfC和 *92* KU. ZAB all HWlIbAvC2新建一个工程-TPvJAH f-lfe»! Vf*w iE ! p! *1 bvr BTB :.U-TLIHC* 1VeF«-««fr| Ifi N * iliein Ivlvrw« 1Kilnz I«£wLh *oe

3、*vI2i* 1Tr-w-il-i*- v kg t! 1耐 hr-JI 如业 Anti Jh|#tMrtH Ti*>pi teHriUiCmlVO-Lhi! taiitfild Hi* 1'ZIL 7 £J； I.UfB Z."THE1I4IhTJ-jam'hi-iif* :waau flL_jTiB3£ Arnsp-a R IX rUTYHTri. IrELUn :I _L J 丄.1一.订 I JI _!PTJ+1 t州J- Iml.QmtyIi iRtoqrr f in pi .d<U.tl!< Ir i-J-l-l I

4、51 hhLIslsaTCwfaM KHV4*Ivnun|T'R,'PilMk-a bbhtLI Jl.a|i Bgq11卜Tltp BmKjWbC1 Ki hi 4Ml fcrMHB kiHci-MMB.- Fuel Tivn u 4cw«1L-11 J4sK Fl'Sai LI4LK 1 . H f r-a i WiiR : v*-*rr血W ftiiBMa lUUrlMI 口 軋v4«i 3m 碎 心 &M4< kvKT I L>inpL b"TF LuI:hh>jEH 工arij.BiiO Dhi h口 瓯

5、Eli <ri. 口 Ah FiiL»f KBEtF-H irti口 黑4T 口対1> btj!W9un e Ji. lb 1£1 Eiua ruu U J会瞧到如下对话框tJLtsmi 4 AaarSEaBfai.il < JKa j M <llU Ba BjuEb£aJini bi|ra乜iifFI >% tre-r-/!« - < hr母 JhF"rHllwr 1»»ipi 初即li llh 些r teEliP. UifaW騎 FrojEct Vixard Create FrojEH

6、t耳u Project Tizard - Device Properties建立一个工程名，注意文件的存储路径必须就是英文，不能含有汉字，选择next，进入下一个对话框Toplevel soiarte type:Enter 冬ami location for th® prjeelSelect the type of top"lev"el source for the proj ectCancelProj ect n：une：Pr oj e c t lociti onE：/i se/counter/counterFr o>ertjr SueValueProdu

7、ct CategoryAllVFaimily/VEtvi?s/IC2VP30 VPackageIFF的BV印叔7 JYTop-Level Source TypeJOLSynthesii 7oq1XST (VHBUVtrilog)VSiimiilatorISE Simulator (VHDL/Ver 11 og)VPreferred LwguaceVeriloffJVEnable Enhanced D皀 評 Summary0Enable Massimo FilteringDisplay IncrementalSelect the device and design £L*w fo-r

8、the projectMere Info< EckEest >Cwcel- 一 - rr-选择相应的FPGA的型号选择next,一直选择next，直到finish,然后将会瞧到如下界面3在工程suorce for 的下面的空白处单击，添加新的文件。如以下图所示选择new source之后将会瞧到如下对话框给文件添加工程名 选择Verilog Module，注意的工程名要加后缀、v,选择next,一直到finish。 然后将会瞧到如下界面2添加程序1选择适宜的程序输入进去，注意保存/z/z/madule lizi(扎ENfL);input A,EN;cutput L;匸ug Ljal

9、ways 0A or EN)beginif<EN) L-l*bZ;else匚ase(A)l1 tol : L=1 ！； l'foO : L=l*bl； endcaseendendmodule2再在source for 的空白处单击,新建一个new source选择后，将会瞧到如下对话框Nev Source Vizard - Select Source TypeRbMM FileChi pScupe Defin it ion 呦 d Coimecti Fil«'IF (COKE GtntrtUr & Archit«ctur« Wizar

10、d.) 仓Iffl FileFile name：Tnpliti orL Cdtst-ra-iIltS PileTest Bench W aveformsI User Documtnt Verilog ModuleTest FiactijireSchuematic勇 Verilog 莺VHDL Module PjVHDL LibraryVHDL Piek&gVHDL Test BenchI Emb e died Pro cess or回直did to prjtciMore Info< BackCancel选择test bench waveform ,的文件名加下划线，作为与其她文件

11、的区分。然后 一直next,直到瞧到如下对话框。中可以选择所要仿真的时间长度。点击在 Initial Length of Test Bench finish后就会瞧到如下界面。End Tim IODO nshaa_r LLLQUi1有蓝色局部的就是可以选择的，您能选择您所需要仿真的数据。3仿真程序1选定后，点击Source框下的的Source for,如以下图所示。选择 Source for选项下地 Behavooral Simulation。 Processes匡下的 Processes然后再在Source框下选择lizi、v。翻开Xilinx ISE Similtor下的子文件，双击 Si

12、milate Behavioral Model,进行仿真。在最下面的栏目中将会显示程序运行得进度，以及就是否会出现错误*YUt* A>i 市 TSE D缽 a 別i 显 10 I | jDnrigii Sanur | vliii.T | 1畑一商 fSiivd&tiangThxs J.Z a Litie weloti 口壬 I3E 乞iirau 13>t口匸 | 丄目込_Slsnalatcr u 4omg circuit LriitLail=«ion pEQ-caif ini sh-d: circuit xni11 1 ient i 口n pir口*»*

13、 >.鼻咒cd ia Til讣1-5K仿真完成后就会出现如下界面1 "I奮理 Ed miT掘 IlMjia0«B300 p»?：S：in3OOra?t0 n«BOOmgItDOJ ENrr4给文件加核Source框下的空白处右击,添加一个source for 文件,与刖面相同,然后会瞧到 如下对话框。S Mev Source Vizard - Select Source TypeJiU-匕 IF (COEE Generator Si Azrchitecture Wizaj-d)5 MEM Tile2 Implemtnt&tion Const

14、raints Fil Sch*msiticTest Bench WaveformticICON|E00HB0SEUser DocumentVerilog Moiule卩龍 Tast FixtureModule：vMDL LibraryVTOL PackageVKDL Test SenchEnbeddied ProcessorLocation：Aid tfi TffijedtMor电 InfoNtxt >Cancel选择您所需要添加的核，注意的文件名必须就是您所添加的核的文件名。然后选 择next,会出现如下对话框。Hew Source Wizard Select IPXS CnAutff

15、itive & Indus tri *1A1+ L 洱as丄记 Element.圧 -Q21 Cflnimuiii c at i gn 曬 Nlet-r orkingE HB«bug A Verification0 -_ChLipScGi)e Pro£； ATC2 (ChipScope Pm 丿 Jigi丄isixt Temci Bee 2yjLDl.准尊丄切亍正hicope Pro Integrated Controller) vl. 02. aIIA (diipScope Fro Intte：d. Lo理it AnalF：rE：r) #1.】D2- a-VIO

16、(CliipS'Cope Pro 一 Virtual Input/Ontput) vl, 02-F Q'DigiVil Signal課加底i+ IFPGA Features uid Desi rn1+ Hath Functi onsl± IMemori es fit Storage El emeu tsIf "IStTLd电rd Bus InterfacesffijjStorage, NAS and SAN< BhckNtxt >Cincel选择您添加的核，点击next,直到出现如下对话框在Nember of Control Parts下选择所需

17、要添加的核的个数,然后finish添加成功的核会显示在Source框中,如以下图所示添加其她核的步骤也就是这样,不同的就是改变Nemberof Control Parts选项 中的数字。5 Con strai nts1 添加时钟,在 Processes 中选择 User Constraints 下的“ Floorplan 10 并双击。在弹出的对话框中,然后将时钟CLK托动到“ AJ15'然后关闭对话框保存就 可以完成对时钟的添加了。如果就是组合逻辑，就不需要时钟约束Ic-p- T 3<4I/O Pins 匚叵冈glllVPile>-T|- Z： 1 rnt ZL3帚Ih口

18、JJG Qc b二00oo - f 4-15：«t:瓯：JII:= - heft EC LBr Gm Is fE-lul 瞿订转u柱TMMArJsl 和ASJIril4n*.di«'l' - -44' J +-_* *-*-*-«-+ M -*J i I In I: r 4 J = J J*#*-:.岁希満*4.h*«- $巧 enJ*Tl:曲柚蜒血rc站列6 syn thesize your desig n在ISE里进行综合，在processes窗 口中双击Synthesize XST,如果有错误就按照 报错点修改，直到没有错误。7 impleme nt your desig n双击“ Implement Design实现设计。8 Gen erate Programmi ng File双击“ Gen erate Programmi ng File 生成 bit 文件9An alyze Desig n Using Chipscope1 试在 Processes 窗口 中选择双击“ Analyze Design Using Chipscope 进入ChipScope Pr