基于扫描的DFT对芯片测试的影响

1、基于扫描的dft对芯片测试的影响随着asic结构和功能的日趋复杂，与其相关的测试问题也日益突出。在芯片测试办法和测试向量生成的讨论过程中,如何降低芯片的测试成本已经成为十分重要的问题。dft(可测性设计)通过在芯片原始设计中插入各种用于提高芯片可测性的规律，从而使芯片变得简单测试，大大降低了芯片的测试成本。目前比较成熟的可测性设计主要有扫描设计、边界扫描设计、bist（built in self test，内建自测试）等。本文通过对一种控制芯片的测试，证实通过采纳插入扫描链和自动测试向量生成（atpg）技术，可有效地简化电路的测试，提高芯片的测试笼罩率，大大削减测试向量的数量，缩短测试时光，从

2、而有效地降低芯片的测试成本。基于扫描的dft办法扫描设计的基本原理时序电路中时序元件的输出不仅由输入信号打算，还与其原始状态有关，因此，对它的故障检测比组合电路要困难的多。扫描设计就是将时序电路转化为组合电路，然后用法已经很成熟的组合电路测试生成系统，来完成测试设计。扫描设计可将电路中的时序元件替换为相应的可扫描的时序元件（也叫扫描触发器），然后把它们串起来，形成一个从输入到输出的测试串行移位寄存器（即扫描链），以实现对时序元件和组合规律的测试。1所示，采纳扫描设计技术后，通过扫描输入端，可以把需要的数据串行地移位到扫描链的相应单元中，以串行地控制各个单元；同时，也可以通过扫描输出端串行地观测

3、它们。这样就消退了时序电路的不行控制性和不行观测性，提高了电路的可测性。需要注重的是，可测性设计的前提是不能转变原始设计的功能。扫描设计的基本流程扫描设计测试的实现过程是：1) 读入电路网表文件，并实施设计规章检查（drc），确保设计符合扫描测试的设计规章；2) 将电路中原有的触发器或者锁存器置换为特定类型的扫描触发器或者锁存器（如多路挑选d触发器），并且将这些扫描单元链接成一个或多个扫描链，这一过程称之为测试综合；3) 测试向量自动生成（atpg）工具按照插入的扫描电路以及形成的扫描链自动产生测试向量；4) 故障器（fault simulator）对这些测试向量实施评估，并确定故障笼罩率状况

4、。dft对芯片的影响dft是为了简化芯片测试而采纳的技术，对芯片的功能没有影响，但不行避开地会增强规律，对芯片产生一些影响。对芯片面积的影响dft以增强规律来达到简化测试的目的，增强的规律势必会增强芯片面积。普通，采纳dft会增强10%"15的芯片面积。对芯片性能的影响边界扫描要在每个输入输出端口处插入边界扫描寄存器（bsc），因此，在正常工作时，信号要多通过一个多路开关，这就带来了额外延时，降低了芯片原本可以达到的工作频率。对芯片故障笼罩率的影响芯片测试的要求就是要尽可能地将有故障的芯片检测出来，从而降低芯片的逃逸率（escape）。dft的目的在于便利测试，提高故障笼罩率，从而降

5、低逃逸率。故障笼罩率并非越高越好，由于提高故障笼罩率可能会大大增强测试成本，所以应当在测试成本与取得的逃逸率之间举行折衷。对芯片上市时光的影响产品的上市时光对于企业至关重要，与芯片测试相关的影响上市时光的因素有：测试电路的设计时光、测试预备（atpg，test仿真）及工艺测试时光。在上述因素中，测试电路设计时光的增强无疑会延迟芯片的上市时光，但dft设计软件的不断完美能够缩短该设计时光。测试预备包括测试向量的编写和仿真，一个高效的测试向量集可以大大缩短工艺测试时光。若不采纳dft技术，就要付出相当长的时光来编写测试向量集，而且，随着vlsi的迅速进展，由人工提供测试向量将越来越不现实。假如采纳

6、dft技术，就可以缩短测试预备和工艺测试时光。因此，从总体上看，dft是可以缩短芯片上市时光的。两种测试办法的比较本文针对某一种控制芯片，对采纳dft和不采纳dft的两种测试办法举行了比较，以解释dft技术对芯片故障笼罩率及测试向量集的影响。对芯片举行“结构测试”时的测试激励来源有两种：一种是挺直按照芯片的功能测试激励得到芯片的生产测试向量；另一种就是采纳dft技术，通过对设计插入扫描链，采纳atpg的办法得到测试向量。不采纳dft技术的芯片测试测试工具与测试流程公司的verifault_xl工具可以统计一个测试向量集能测出多少故障，从而给出该测试向量集的故障笼罩率。采纳该工具的测试流程为：1

7、) 用芯片功能测试激励中的部分激励对芯片的rtl级代码举行代码笼罩率的测试；2) 在激励中调用verifault的系统任务，实现故障的管理、注入等工作；3) 用法_xl运行本组测试激励，得到verifault统计结果；4) 按照统计结果报告的故障笼罩率调节测试激励，直至达到满足要求的故障笼罩率；5) 对达到要求的测试激励举行测试向量的提取。需要注重的是流程中第3步，因为受机器内存的限制，verifault能复制的设计数量有限，为了验证全部的prime故障，verifault会重复举行多遍测试（pass），这是对verifault仿真时光影响最大的因素。每测试完一遍，verifault会报告一次

8、统计结果。测试结果本文经过对测试激励的不断调节，终于可达到的最高故障笼罩率为81.3%，在时钟的下降沿提取测试向量，得到了超过88万个的测试向量，其位数为54b。采纳dft技术的芯片测试测试工具与测试流程由于该芯片规律是全同步设计，所以采纳atpg+扫描链的dft技术可以得到高效的测试向量集和较高的故障笼罩率。synopsys公司的dc和tetramax工具是完成该可测性设计的最佳挑选。dc用来完成扫描链的插入，同时生成tetramax需要的约束文件（.spf文件）和插入扫描链后的网表文件。tetramax是用来实现atpg的工具，需要与dc协作用法。 采纳这些工具的测试流程为：1) 首先把不

9、符合可测性设计要求的规律模块从规律内核中分别出来，保证规律内核的时钟可以挺直用法管脚输入的时钟，而非门生时钟；2) 增强test_en端口，以及一些须要的规律门；3) 在综合后的网表基础上插入扫描链；4) 用法tetramax做atpg，生成测试向量；5) 用得到的测试向量测试规律内核；在最后一步中，因为tetramax生成测试激励的时候，扫描链的数据是并行加载的，与实际状况不同，所以需要重新编写测试激励对得到的测试向量的牢靠性举行测试。测试结果tetramax生成的测试向量共有324个，其位数为359b。测试笼罩率达到92.86%。扫描器件的用法以及与dft相关的附加规律的加入，导致了芯片面积的增长，据输出报告可知，采纳dft技术后，芯片面积增强了大约13%。结语通过两种测试办法的对照，可以看到，不采纳dft技术，不必增强规律，但仅用法功能验证时的测试激励可能无法达到要求的故障笼罩率，而且测试深度（生产测试用向量）也简单超过测试机的存储量。本文对该控制芯片举行测试时，假如不采纳dft技