嵌入式系统及技术4

1、第四章 嵌入式计算平台内容摘要 CPU总线、I/O设备与接口 CPU系统框架 开发环境、调试计算平台 微处理器 I/O设备 存储器 之间的连接接口总线4.1 CPU总线 CPU与存储器、I/O设备通信的机制 至少是一组相连的导线 定义了CPU、存储器和设备通信的协议4.1.1总线协议主设备1从设备2查询查询应答应答四周期握手协议 设备设备1升高查询信号输出电平，告诉设备升高查询信号输出电平，告诉设备2已准备好监已准备好监听数据听数据 设备设备2准备好接收数据时，升高应答信号，表示可开始准备好接收数据时，升高应答信号，表示可开始通信通信 数据传送完毕，设备数据传送完毕，设备2降低应答信号电平表示

2、数据通信降低应答信号电平表示数据通信完毕完毕 设备设备1降低查询信号电平降低查询信号电平四周期握手信号设备1设备2总线读写 Clock：同步 R/W1：读；0：写 Address：地址，信号束 Data：数据，信号束，双向 Data Ready：数据束上数据合法信号 *以上信号除Data外，都由CPU产生总线结构CPU设备设备1设备设备2存储器ClockR/WAddressData ReadyData时序图低高变化稳态读写操作总线时序图ClockR/W启用启用AddressAddressDataReadyData读等待时序图ClockR/W启用启用AddressAddressDataReady

3、Data突发传送（Burst）ClockR/W启用启用AddressAddressDataReadyDataBurst总线读状态图获取数据完成地址等待分析应答发送数据释放应答地址等待应答CPU设备设备多路复用地址和数据总线CPU地址地址数据设备启用地址启用地址启用数据启用数据8051总线复用4.1.2 DMA(直接存储器访问)CPUDMA控制器控制器设备设备总线请求总线请求总线授权总线授权存储器ClockR/WAddressData ReadyData8051DMA结构结构DMA握手信号 总线请求：DMA控制器-CPU 总线授权：CPU-DMA控制器DMA工作流程 DMA控制器发出总线请求；

4、CPU完成所有事务； CPU发出总线授予信号； DMA控制器获得总线控制权，拥有对所有总线信号的控制权：驱动R/W,Address等DMA控制器 总线主控器：能够启动总线传输的设备 四周期协议获控制权 起始地址寄存器：指明传输起始地址 长度寄存器：指明传输的字符个数 状态寄存器：允许CPU操作DMA寄存器DMA模式 普通：一次传送一个字节; 一次进行burst传送,传送可能是几个KB; 批传送DMA与CPU并发性 DMA传送时CPU的运行：CPU无法使用总线，只能执行缓存中指令，只能操作缓存和寄存器中数据 当CPU需要总线时，停止运行，等待DMA控制器交出总线控制权 分批传送，分散DMA传送总

5、线举例总线举例 ESIA总线：总线： IBM-PC的的ISA发展而来，发展而来，32, 33M SCSI总线总线: 来源于数组多路通道来源于数组多路通道 PCI总线：总线： IPI总线：总线：ISA总线 存储器寻址范围： 640KB1MB：视频卡，BIOS寻址 15MB16MB 外设寻址：0003FF共1024个I/O端口 DMA(8237)：00000F 中断(8255)：020021 并口：060063 串口：2F82FF，3F83FF 显示控制：38038F(单色)，3D03DF(彩色)4.1.3 总线配置CPU桥存储器低速总线高速设备低速设备低速设备总线配置原则 高速总线提供较宽的数据

6、连接 使用较慢的总线降低设备成本 总线桥允许总线独立操作以提供并行性总线桥 高速总线 的受控器，低速总线的主控器 从高速总线上获取指令，传送到低速总线 将结果从低速总线传到高速总线上PCI下Chipset 北桥：主板上离CPU最近的一块芯片，负责与CPU的联系并控制内存、AGP、PCI数据在北桥内部传输 南桥：负责I/O接口以及IDE设备的控制ARM总线ARMCPU桥外部外部DRAM控制器控制器低速总线低速总线APB高速设备低速设备低速设备SRAM高速总线高速总线AHBARM的AMBA总线 AMBA总线宽度总线宽度 有有32位、位、64位和位和128位多种定义位多种定义 AHB：

7、连接高性能和高时钟频率的系统模块，：连接高性能和高时钟频率的系统模块，支持突发和单个数据传送方式；支持突发和单个数据传送方式； 支持高性能总线的特性：流水线技术，突发传输，支持高性能总线的特性：流水线技术，突发传输，分离事务和多总线主控器分离事务和多总线主控器 ASB：支持突发数据传送模式：支持突发数据传送模式 APB：为低性能外围部件提供较简单的接口：为低性能外围部件提供较简单的接口高级高性能总线AHB AHB的作用的作用 允许在主从器件之间传输数据允许在主从器件之间传输数据 AHB主器件主器件 可以向从器件传输数据可以向从器件传输数据 向其提供外部地址空间中的地址以接收从器件的数向其提供外

8、部地址空间中的地址以接收从器件的数据据 AHB从器件从器件 在选中后，提供或接收主器件的数据。在选中后，提供或接收主器件的数据。 从器件可以延迟数据传输过程或返回错误代码。从器件可以延迟数据传输过程或返回错误代码。 AHB主器件的实例为主器件的实例为ARM处理器，或其它有处理器，或其它有DMA(直直接存储访问接存储访问)功能的外设，如以太网功能的外设，如以太网MAC或或USB主机主机/器件控制器。器件控制器。 信号 主要的AHB信号 HCLK 总线参考时钟总线参考时钟HADDR 地址地址(由由AHB主器件发出主器件发出)HWRITE 传输方向：读传输方向：读/写写(由由AHB主器件发出主器件发

9、出)HREADY 传输完成响应传输完成响应(由由AHB从器件发出从器件发出)HWDATA 写入数据总线写入数据总线(从从AHB主器件至主器件至AHB从器件从器件)HRDATA 读取数据总线读取数据总线(从从AHB从器件至从器件至AHB主器件主器件) (AHB)控制信号和状态信号 HRESP 传输状态传输状态(由由AHB从器件发出从器件发出)HBURST 脉冲模式脉冲模式(由由AHB主器件发出主器件发出)HTRANS 传输状态传输状态(由由AHB主器件发出主器件发出)HSIZE 脉冲长度脉冲长度(由由AHB主器件发出主器件发出)HPROT 保护类型保护类型(由由AHB主器件发出主器件发出)高级外

10、设总线(APB) 用于连接速度较慢的系统模式和带宽较低的外设，将用于连接速度较慢的系统模式和带宽较低的外设，将功耗降至最低，并减小接口的复杂性功耗降至最低，并减小接口的复杂性 所有的总线信号都与时钟有关，可以使用时钟频率较所有的总线信号都与时钟有关，可以使用时钟频率较低的总线低的总线(低于低于AHB) AHB主器件不直接与主器件不直接与APB外设相连，而是通过外设相连，而是通过APB桥桥进行通信进行通信主要的APB信号 PCLK 外部时钟，可以是外部时钟，可以是HCLK的乘积，由的乘积，由APB桥控桥控制制PADDR 外设地址外设地址PWRITE 外设传输方向外设传输方向 (读读/写写)PSE

11、Lx 外设选中，与外设选中，与HSEL相似相似PWDATA 写入数据总线写入数据总线(写入外设写入外设)PRDATA 读取数据总线读取数据总线(从外设中读取从外设中读取)PENABLE 外设数据起动外设数据起动 SHARC总线 外存接口：访问片外存储空间 主机接口：访问片内程序和数据存储器 SHARC DMA：用来在内存和外存和设备之间传输数据SHARC总体架构SHARC详细架构SHARC外存接口 4G片外存储空间 该存储空间可以是标准的片外存储区，也可以是多处理器系统中其它DSP的片内存储空间 可以存储数据或指令 数据总线宽度：16位，32位，40位，48位不等SHARC外存接

12、口 寻址4G(32位): DM、I/O处理器可访问4G; DAG1寄存器组:32位 PM寻址16M (24位)；DAG2寄存器组：24位 指令或数据，数据宽度16位48位外存配置 大小相等4个区 0区从0 x00400000开始,然后是1、2、3区； PM、DM和I/O总线在片外端口是复用的，形成一条片外数据总线和一条片外地址总线外存连接信号ADDR(31:0)DATA(47:0)MS(3:0)RDWRPAGESWACK外部地址外部数据存储区选择读选通写选通DRAM页边界同步写选择应答SHARC主机接口 只需少量硬件使SHARC与标准的16位或32位多处理器总线相连； 主机可通过信号获得总线控

13、制权，从而可读写SHARC内存和寄存器SHARC主机接口 将SHARC连接到标准处理器总线上。HBR主机总线请求HBG主机总线授权CS芯片选择REDY主机总线应答SBTS中止总线三态SHARC DMA 类型：外部端口块传输，链接端口传输，串口传输；10个通道 变址寄存器(IIx)：相对0 x20000偏移,修正寄存器(IMx);计数寄存器(Cx)SHARC DMA过程 DMA启动位DEN为低，写入IIx, IMx, Cx; DEN置1启动DMA Cx为0时，产生中断,发结束信号链模式DMA过程 链模式时，控制器自动设置下一DMA操作； 链指针寄存器(CP)指向下组DMA参数，无需重复DEN置0

14、再置14.2 存储设备 地址(行与列)：n=r+c 使能：Enable 读写：R/W存储器组织存储器阵列AddressrcR/WEnableData存储器组织 数据宽度，地址宽度 1M*4bit 4M*1bit 纵横比：存储器长/宽比4.2.1 RAMSRAMDRAM读写速度快慢容量小大功耗大小刷新不需要需要SRAM单元结构DataWDataSRAMSRAM读写过程 在单元写操作时，先把要写的数据及其反分别置于位线Data和Data上，然后置字线为高，选通这一存储单元，这样一对反相器就可存储新的信息 在单元读操作时，先对位线预充电，然后字线置为高，选通这一存储单元，反相器中的一个就通过位线中的

15、一个放电，将单元中存储的内容反映到位线上。 SRAMSRAMCER/WAddressData来自来自SRAM 来自来自CPU CE R/W Adrs Data DRAM单元结构DataWDRAM DRAM读(基本型)CER/WAddressDataRASCAS行地址行地址 CE R/W Adrs Data 列地址列地址 RAS CAS DRAM页模式访问行地址行地址 CE R/W Adrs Data 列列1地址地址 RAS CAS 列列2地址地址 列列3地址地址 数据数据1 数据数据1 数据数据1 DRAM的EDO(扩展的数据输出)访问行地址行地址 CE R/W

16、Adrs Data 列列1地址地址 RAS CAS 列列2地址地址 列列3地址地址 数据数据1 数据数据2 数据数据3 数据保持到数据保持到CAS下降延下降延ROM 掩模ROM OTP ROM EPROM EEPROM FLASH4.3 I/O设备 定时器、计数器 A/D、D/A 键盘 LED 显示器 触摸屏4.3.1 定时器/计数器 D半减器半减器 D D半减器半减器 D D半减器半减器 D0Done复位寄存器复位寄存器4.3.2 A/D、D/A DAC:PWM ADC:PCM 模拟参考电源，上限、下限 分辨率 触发AD(STC),转换结束(EOC), 采样保持(S/H)4.3.3 键盘单开

17、关CPUVDDGND单触点开关消抖 硬件消颤电路：单步定时器 软件定时键盘N1N2N3N4M1M2M3M4key_codekeypad controllerk_pressedkey_code4N=4, M=44.3.4 LEDCPU4.3.5 显示器 直接驱动(数码管) 七段码数据数据位选位选位选位选位选位选显示器 帧缓冲(光栅式)CPU缓冲区缓冲区显示控制器显示控制器显示器显示器4.3.6 触摸屏触摸屏其它周边电路 电源及管理 时钟单元 复位电路 I/O端口(并行、串行) GPIB(IEEE488)电源管理 供电范围 E2PROM,RS232 Vdd,Vss; Vcc,Vee; 设计注意点：

18、 去耦电容 I/O驱动，定时器，时钟、复位，ADC单独供电 数字电压，模拟电压单独供电 低功耗设计 Wait,stop 低电压、低频率工作 禁止部分单元工作时钟单元 石英、陶瓷晶振，外部时钟源 定时器(RTC)复位，加电复位，Watchdog定时器复位 复位后，起始地址运行：初始化，引导程序 外部复位电路：RC,外部IC,或定制电路 软件、watchdog定时器触发I/O端口(并行、串行) 输入：键盘、传感器、通信信号 输出：LED、LCD 串行：UART、SPI、I2C、USB 并行：ISA、PCI4.4 组件接口CEAdrs(0:9)Data(0:7)CEAdrs(0:9)Data(8:1

19、5)CEAdrs(0:9)Data(0:7)CEAdrs(0:9)Data(0:7)Memory10101K*8SRAM构造2K*16存储系统设备接口R/WAdrs(0:1)AdrsDataR/W=Adrs2:n-1收发器收发器Reg0Reg1Reg2Reg3RegIdRegvalEnableARM存储器接口 32位地址总线A31:0：字节地址 32位双向数据总线D31:0 指定是否需要存储器( )，地址是否位连续地址(seq) 传送方向( )及传送位数 mas1:0 总线时序机控制信号(abe,ale,ape,dbe,lock和bl3：0)mreqWR/ARM简单存储器接口简单存储器接口信号

20、 RAMwe:写使能信号，每字节区分 RAMoe:输出使能信号，4字节共用； 适用于SRAM或ROM连接结构 数据线连接：4字节；地址线连接：A1:0用于控制逻辑,地址线Am+2:2连接片内Am:0存储器控制逻辑功能 何时激活RAM，ROM：开始时，地址0位ROM区，A31为低时使能ROM，启动后改变存储器映射，使低位存放RAM(中断向量表) 写操作时控制字节写使能信号：字节，半字访问 数据有效：使mclk足够慢，比如在mclk高时激活相应数据，低时关闭；及使用等待状态；存储器控制逻辑4.6 用微处理器设计 硬件体系结构 CPU：速度，总线宽度，集成的外围设备 总线：数据带宽 存储器：容量，R

21、OM/RAM比例，SRAM/DRAM选择 I/O设备 软件软件体系结构硬件设计 基于评测主板或开发板的设计 CPU 存储器 少量I/O设备：串口,LCD,LED 选择或设计存储器及I/O设备 专用接口逻辑：PLD,FPGA基于PC的嵌入式系统CPURAM总线接口总线接口PC/ISA/PCI总线板卡总线板卡DMA控制器控制器定时器定时器通用通用I/O硬盘硬盘串口串口/并口并口USB/1394显示器显示器基于PC的嵌入式系统总线 ISA PCI USB IEEE1394基于PC的嵌入式系统软件环境 BIOS DOS Windows/Linux基于SoC的嵌入式系统 把除存储器外的所有组件集成到单个

22、芯片上 CPU 通用I/O设备口 标准网络通信口4.6 开发与调试 开发环境 调试方法嵌入式开发环境特点 编程、调试在不同于目标系统的计算机上进行 目标系统可能没有键盘、屏幕等外设宿主机于目标机 宿主机：运行所有编程工具的计算机系统 目标机：编译、链接完成后才移植的计算机系统 分配给客户开发环境 在主机上交叉编译 将目标程序下载到目标板 在目标板上运行或调试程序 测试目标板内存或CPU寄存器开发软件工具链 交叉汇编器：宿主机上运行生成适合目标机的代码的汇编器 交叉编译器：在一种机器上运行却为另一种机器生成代码的编译程序； 链接器：将目标代码文件和库代码文件链接成一个文件； 加载器：重新分配内存

23、，装载链接后文件到物理内存中； 反汇编器： 调试器： 模拟器(Simulator)：交叉编译器交叉汇编器目标文件C/C+文件汇编文件目标文件链接器/定位器可执行程序A.cint idunno;whosonfirst(idunno);B. whosonfirst(int x) 交叉汇编器交叉汇编器A.OBJMOV R1,(idunno);CALL whosonfirst;B.OBJwhosonfirst:ABBOTT.OBJMOV R1,(idunno);CALL whosonfirst;COSTELLO.OBJwhosonfirst:链接器MOV R1,2388CALL 1547MO

24、V R1,R5(value of idunno15472388MOV R1,2388CALL 1547MOV R1,R5(value of idunno15472388加载器MOV R1,12388CALL 11547MOV R1,R5(value of idunno1154712388段定位 程序段：只读存储器 启动代码 数据段：可读写存储器codex.cudatastringcodey.cudataidatacodez.asmudatastart链接器/定位器z.asm startx.c codey.c codez.asm codex.c stringy.c idatashx.c udat

25、ay.c udataz.asm udatay.c idataROMRAM交叉编译器模块划分段 指令 未初始化数据 已初始化数据 常量字符串RAM运行 RAM比ROM快 程序存在ROM中，启动代码从ROM中运行，并在系统启动后把其余代码复制到RAM中 对压缩存储在ROM中代码，复制时解压把嵌入式软件加到目标系统中 可编程ROM编程器 ROM仿真器(ROM emulator) 内置电路仿真(ICE) FLASH 监控程序调试技术硬件硬件“硬件相关硬件相关”代码代码“硬件无关硬件无关”代码代码“测试支架测试支架”代码代码“硬件无关硬件无关”代码代码目标系统测试系统键盘显示器驱动器测试支架硬件模拟vo

26、id vRadioTask()vTurnOnTransmitter();vTurnOffRadio();/-radiohw.c-voidvTurnOnTransmitter()/访问硬件访问硬件voidvTurnOffRadio()/访问硬件访问硬件void vRadioTask()vTurnOnTransmitter();vTurnOffRadio();/-test.c-voidvTurnOnTransmitter()/返回模拟值或输出提示返回模拟值或输出提示voidvTurnOffRadio()/返回模拟值或输出提示返回模拟值或输出提示测试支架调用中断程序/serial.cvoid int

27、errupt vHandleRxHardware()vHandleRxByte(pChar);void vHandleRxByte(pChar)void vTestMain()/初始化参数初始化参数pCharvHandleRxByte(pChar)测试支架支持脚本与输出文件脚本：通过命令行控制事件顺序脚本：通过命令行控制事件顺序从键盘或文件中读入数据从键盘或文件中读入数据4.6.2 调试方法 串口 printk Debugger(GDB) LED 电路内部仿真(ICE) 逻辑分析仪 CPU仿真器LED 显示系统状态 显示错误状态，或者空闲时的活动； 闪烁，闪烁的频率；示波器 时钟观察；调试总线

28、故障； 几个信号之间的时序观察；对实时软件进行评估； 噪声检测； 电压检测； 信号上升时间，保持时间等的检测；逻辑分析仪 检测地址数据、控制位、时钟等多个线路； 调试实时触发条件；设计硬件工具硬件工具应用仿真器(Emulator)仿真目标系统的电路，与特定目标和处理器无关，可以独立工作，也可通过串行线连到PC上内置电路仿真仿真目标处理器，使用串行线连到PC上，可以在开发阶段仿真不同微处理器逻辑分析仪通过多输入线路从总线、端口搜集大量总线事务和信号，并显示到监视器上设备编程器可编程器件编程装置ICEPCCOM目标系统仿真电路电缆插座仿真器PCCOM仿真器ROM仿真器仿真器与ICE比较仿真器与IC

29、E比较 仿真器使用由MCU或处理器自身组成的电路。仿真器可以模拟具有扩展存储器的目标系统； ICE使用另外一个带卡的电路，这个卡通过插座和目标处理器相连；串口调试PC评测板评测板串串口口串串口口Debug AgentJTAG口调试PC评测板评测板JTAG适配器适配器/仿真器仿真器并口并口/网卡网卡JTAG:joint test action groupJTAG特点 可重复利用JTAG硬件测试接口 可访问系统状态和内核状态 可调试“裸”目标系统 可在任意地方设置断点 不需要UART通信制造测试 故障模型：软件测试与制造测试故障模型：软件测试与制造测试 固定固定0/1模型模型 组合网络测试组合网络

30、测试 时序网络测试时序网络测试 扫描链扫描链 JTAG故障和故障模型故障：集成电路不能正常工作。故障模型：物理缺陷的逻辑等效。逻辑门故障模型 固定值逻辑：所有缺陷都表现为逻辑门层次上线网的逻辑值被固定为0或者1。表示：s-a-1, s-a-0。 桥接 扫描路径法 扫描路径法是一种规则的可测试性设计方法，适用于时序电路。其设计思想是把电路中的关键节点连接到一个移位寄存器上，当作为扫描路径的移位寄存器处于串入/并出状态时，可以用来预置电路的状态。当作为扫描路径的移位寄存器处于并入/串出状态时，可以把内部节点的状态依次移出寄存器链。 Scan: Mux-D Flip-flop 扫描链scan cha

31、ins JTAG 目的：由于表面贴装技术以及高密度封装(BGA)的使用，使得PCB的密度越来越高，以往的针床测试法变得越来越不易使用。为了简化测试过程、统一测试方式，IEEE制订了边界扫描标准。 概念：利用四线接口扫描所有的管脚。 边界扫描（Boundary Scan) 边界扫描是欧美一些大公司联合成立的一个组织联合测试行动小组（JTAG）为了解决PCB板上芯片与芯片之间互连测试而提出的一种解决方案。由于该方案的合理性，它于1990年被IEEE采纳而成为一个标准，即IEEE1149.1。边界扫描是在芯片的每一个输入输出引脚上增加一个存储单元，然后再将这些存储单元连成一个扫描通路，从而构成一条扫描链。由于这条扫描链分布在芯片的边缘，故称为边缘扫描。 JTAGJTAGJTAGJTAG设计示例：闹钟(需求表格) 名称名称闹钟闹钟 目的目的有闹钟的有闹钟的24小时制数字钟小时制数字钟 输入输入6按钮：设时间、闹铃、时、分，闹铃开关按钮：设时间、闹铃、时、分，闹