最新LPC总线介绍

1、123456789101112131415161718192021在NB电路的架构框图中，我们可以看到PCH和EC之间通过LPC总线连接，在 MB板上也会看到EC芯片旁边有一个JDEBUG的connector,其也与LPC总线相连, 用于主板诊断。下面将对LPC总线做一些简单介绍，希望能够帮助大家了解LPC 的工作原理：1、 LPC总线LPC （Low Pin Count）是基于Intel标准的33 MHz 4 bit并行总线协议（但 LI前NB系统中LPC的时钟频率为24MHz,可能是山于CPU平台的不断发展导致 的，后面会具体分析），用于代替以前的ISA总线协议，但两者性能相似，都用 于连

2、接南桥和Super I/O芯片、FLASH BIOS、EC等设备（由于目前EC芯片中整 合了 Super I/O功能，所以我们在B系统中看不到LPC总线上挂有Super I/O 芯片了）。传统ISA BUS速率大约在7. 159、8. 33MHz,提供的理论尖峰传输值为16MB/s, 但是ISA BUS与传统的PCI BUS的电气特性、信号定义方式迥异，使得南桥芯片、 Super I/O芯片浪费很多针脚来做处理，主板的线路设计也显得复杂。为此，Intel 定义了 LPC接口，将以往ISA BUS的地址/数据分离译码，改成类似PCI的地址/ 数据信号线共享的译码方式，信号线数量大幅降低，工作速率

3、由PCI总线速率 同步驱动（时钟同为33MHz）,虽然改良过的LPC接口一样维持最大传输值16MB/s, 但信号管脚却大幅减少了 2530个，以LPC接口设计的Super I/O芯片、Flash 芯片都能享有脚位数减少、体积微缩的好处，主板的设计也可以简化，这也是取 名LPCLow Pin Count的原因。2、LPC总线的接口管脚22LPC总线山7个必选信号和6个可选信号组成，具体如下表所示:表31 LPC总线必选信号列表信号外设Host设备信号描述LAD3:0I/OI/O命令、数据、地址复用信号LFRAME#I0指示一个操作循环的开始LRESET#II复位信号LCLKIIg3MHz时钾痔号

4、际"K24表3-2 LPC总线可选信号列表信号外设Host 设备信号描述LDRQ#0I夕卜设进行DMA or bus mastering操作的总线 请求信号，一对一，外设之间不能共享同一个 LDRQ#SERIRQI/OI/O中断请求信号CLKRUN#0DI/0D外设进行DMA or bus mastering操作才会需 要该信号，用于停止PIC bus,同PCI CLKRUN 信号LPME#0DI/0D电源管理唤醒，与PCI PME相似LPCPDI0Power Down#LSMI#0DISMI信号系统管理中断MB板上的JDEBUG connector有12pin,没有连接LRESET

5、#信号，只连接了其余的6个必选信号，为主板诊断提供接口，其中CLK DEBUG ill PCH提供,24MHZ：+3V1AJDEBUG12526272829303132333435(6.30)LPC.AD1 «»-<5.30)LPG.AD2 «»-<迪 «»-(5.30)弋RA畑 »(5)»12 34567 8 9SIDE*TZ0 12SICEZC4401士3.1UF 门 6V/DEBUG/CxS-UGFPC 12F5GNDGNDEC与PCH连接的LPC总线中除了包含7个必选信号，还包含SEEIRQ和C

6、LKRUN#信号。这里需要注意的是JDEBUG的CLK信号与连接EC和PCH的LPC总 线中CLK信号并非同一个信号。PCH提供了 2个输出24MHz时钟的管脚，但每个 时钟只能驱动一个LPC设备，故EC和JDEBUG各连接一个。3.LPC总线的通信协议LPC总线支持多种事务类型的操作，例如10读写.内存读写、DMA读写.Firmwarememory读写等。一个cycle通常一下流程:总线host拉低LFRAME#信号，指示cycle开始，同时将相关信息 输出到LAD3:0上主机Host根据Cycle类型驱动相应的信息到LAD3： 0上，比如 当前操作的事务类型、数据传输方向及size大小、访

7、问地址等。host根据Cycle类型的不同选择进行驱动数据或者是移交总线控 制权。外设获取总线控制权后，将相应的数据驱动到LAD3： 0上。表示 该Cycle完成。外设释放总线控制权。至此该Cycle结束。一个典型 cycle 通常Start% Cyctype+Dir ADDR、Size (DMA only) %Channel (DMA only) > TAR、Sync、DATA 状态组成，下图是一个典型的 cycle 示 例流程，该cycle类似于10读或内存读操作中的cycle, DATA字段由外设驱动 发送给host.36373839404142434445464748495051

8、LAD3:0/ X “ X 2 X “ Xr ADDR tar SYNC DATTAR图41 cycle示意流程图525354555657585960613. 1 StartStart用于指示一个传输的开始或者结束。当FRAME#信号有效时，所有的 外设都要监视LAD3： 0信号，并在FRAME#信号有效的最后一个时钟进入 START状态。LAD3： 0的值编码如下表表 4.1 Start 状态 LAD 3:0定义Bits3:0定义0000开始一个Cycle,用于外设Memory、I/O及、DMA操作0001保留0010响应 Bus master 00011响应 Bus master 1010

9、0-1100保留1101开始 Firmware Memory Read1110开始 Firmware Memory Write1111Stop/Abort,结束一个 Cycle3.2 Cycle Type / Direction(CYCTYPE+DIR)该状态由Host驱动，对Cycle的传输类型(Memory> 10、DMA)以及传输方向进行说明。LADEO在该场中被保留，作为外设应该忽略。具体定义值见下表表 4.2 Cyctype+DIR 状态 LAD3:0定义Bits 卩:2Bitsl000I/O读001I/O写010Memory 读011Memory 写100DMA读101DMA

10、写11X保留6263 3. 3 Size64 该状态表示传输数据DATA字段的大小，III host驱动，当数数据为16或32bits,65 将分成多个DATA转态发送，Size只存在于DMA类型cycle中。而在10和内存66 类型cycle中，每个cycle只能传输8bits数据。Size状态LAD1:0有效,LAD3：267 被忽略，LAD3:0具体定义如下68 表 4.3 Size 状态 LAD3:0定义Bits 1:0定义00传输的数据大小为8bits01传输的数据大小为16bits10保留11传输的数据大小为32bits7071727374757677787980818283848

11、58687883. 4 ADDR/ChannelADDR状态表示地址信息，III host驱动。在10 cycle中，地址信息为16bits （4个时钟周期）;在内存cycle中，地址信息为32bits （8个时钟）；而在DMA cycle中，则没有ADDR状态，取代的则是Channel状态（1个时钟）。LAD2:0 表示 channel 的序号，其中 channel 0、3 为 8bit channels, channel 5、7 为 16 bit channels, channel4 一般被保留作为bus master的请求信号。ADDR的地 址信息先从高位发送。3. 5 TAR （Tur

12、n-around）TAR用于交换总线的控制权（2个时钟），当host要将总线转交给外设时， TAR由host驱动;当外设要将总线交还给host时，TAR由外设驱动。TAR两个 时钟周期的笫一个时钟周期有host或外设驱动，LAD3:0=llll;第二时钟周期 host或外设则将LAD3:0置为三态，但山于LAD3:0管脚内部有弱上拉， LAD3:0还都是处于高逻辑电平，所以TAR的两个时钟LAD3:0都为1111.3. 6 SyncSync用来加入等待状态，持续时间为l'N个时钟周期。在target或者DMA传输操作时,Sync ill夕卜设驱动;在bus master操作时，Sync

13、 ill Host 驱动。可能的组合见表表4.4 Sync状态LAD3:0定义7Bits3:0定义0000准备好0001 -0100保留0101短时等待0110长等待0111-1000保留1001Ready More (DMA Only)1010错误1011 -1111保留8990919293949596979899100101102103当外设还没准备好时，可以插入一些等待周期0101 （短等待）或0110 （长等待），等到Ready状态来到时，可以选择驱动为“ 0000"（准备好），“1010”（错 误）或者 “1001 （Ready More） 4 6. 1 Sync Time

14、out总线上通常可能发生以下儿种潜在的错误：1. 当Host发起一个Cycle （Memory、10、DMA）后，但是，总线上没有设备驱 动SY乂场，当Host检测到3个连续的时钟内都没有响应时，便可以认为总线上 没有外设响应此次Cycle操作。2. Host驱动一个Cycle （Memory, 10, DMA）,个设备驱动了一个有效的SYNC场来插入等待（LAD3： 0 = , 0101b'或者0110b'）,但是却不能完成该 Cycle,这种情况在外设锁定的时候就发生了。此时，Host应釆取以下措施以解 除总线死锁：假如SYNC是'0101b',那么SYNC

15、时钟周期最多为8个。当Host检测 到有多于8个时钟周期的SYNC场,那么Host将取消这个Cycleo假如SYNC是'0110b',那么这里将没有最大SYNC长度的限制。外设必 须设计有保护机制来完成这个Cycleo当由Host来驱动SYNC时，因为延迟的原因，它可能不得不插入大量的等待周期，但外设不应该认为有time out发生。下图为SYNC的周期过长引起timeout,此时LFRAME#会拉低4个LCLK周期，进 入start状态，来终止这个C1041051061071081091101111121131141151161171181194 LCLKS13Y Perip

16、heral n)us( stop dnvuiu / Chipset uill dnve4f highStan 2. ADDR UR TmanyDir&Szw*syoccaucestimeout图 4.2 LFRAME 终止 cycle4. 7 DATADATA状态占用两个时钟周期，用于传送一个字节数据。当数据流向外设 时，该场由Host驱动；反之，当数据流向Host时，则该场由外设驱动。在传 输过程的时候，低4位最先被驱动到总线上，在第一个时钟，Data3:0被驱动, 第二个时钟,Data7：4被驱动。4.8各事务类型操作举例120121122Memory Read / WriteI

17、2 3 4 5 6 7 8 9 10 11 12 13 14 15 16唸 TLrLnnnnnnrmnnrmrmnrLFRAME#(fl.遍 Cy4L.4D3:0J# MEM ReadaddressTARnc32 BhsAddiess /FFFIf/ 0101peripheral0000LAD3:0W图 4. 3 memory read/writeI/O Read/Write12 3 4 5 6 7 8 9 10 11 12 13 14 15 16123CLK(33MHz)IFRAME # -t-| p-I,AD3:0出I/O Read呻 type adilrcssOOPOOpy16 Bits

18、 AddressFFFF0000hoist IwsthosthostLAD|3:0|W mart Cycle type addressI/O Writehoat IwsthostdataTARFFFFperipheral JWipherilTAR16 BlK AddressFFFFhostperipheralTARWOO FFFFperipheraibast124图 4.41/0 read/write125mLnLrwwwmLrwwLFRAME 律LAD3:0«zD、IA Read了 (host to peripheral )idatastan Cycle t> pe chat

19、uwl size8 b tshost0000hast hast host hostLADPI#"7D、IAVHe Ihost host(pcnpheraJ lohow)-4-j iFFFF |peripheral start Cycle type channelTAR$y»cTARFFFFFFFFIFIF0000peripherali peripheralI.ARFTF>pcnphdralhost 冲训严I 冲ip阳peripheral peripheralFFFF 1001BIlsD吵 (K>00 Blts l)a(a>syiwofloo12612712

20、8129130131132133134135136DMA Read/ Write1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16CLK(33MHz)PS Transfer 16 bits data between host and peripheral图 4. 5 DMA read/write(16bits)4、LPC总线的测量（逻辑分析仪）用逻辑分析仪TLA5202测得LPC总线中LCLK、LFRAME#、LAD3:0信号，下面为测量的儿组数据波形：下面是测的是两个cycle的总体波形图，山于我在测试时外接的测试线过长， 在cycle结束后的末期引入了串扰，图中的

21、黄色框图中便为串扰信号波形，理想 状态应该是LAD3： 0统一保持高逻辑，后面再统一变为低逻辑。这里我们可以 看到时钟信号LCLK并不是一直输出的，只有当cycle开始时，PCH才会输出LCLK 信号，cycle结束后，若一段时间内不再有cycle传输，LCLK便不再输出。屹冋I ； l一1科 盐I由3 弊口I d| 棉|3 .|1371381391401411421431441451461471483 .|AI 50:1C20Z -1干珈乂号千抗佶吕图5. 1 Cycle总体波形图下图测试的是一组I/O read cycle, host要读取10地址为0064H的数据， 外设接管总线后，经过11个时钟周期的长等待SYC状态（0110）后，变为r