基于UWB的汽车防撞雷达系统的实现

1、    基于UWB的汽车防撞雷达系统的实现        龚小年，张兴敢 时间:2010年01月07日     字 体: 大 中 小        关键词:        摘  要：关键词：随着汽车工业和社会的发展，越来越多的汽车进入普通家庭。尽管公路条件不断改进，仍然

2、避免不了公路上汽车拥挤的状况，再加上车速逐渐提高，汽车撞车事故日益严重。特别是在高速公路上驾驶汽车速度较高，再加上路况、夜间及雨雪等恶劣天气的影响以及长时间驾驶后驾驶员的疲劳增加等因素，常常在驾驶员发现前方有情况时，反应时间已经不够。所以，迫切需要研制一种汽车防撞装置，以保证在能见度低及驾驶员长时间驾驶时的行车安全。汽车防撞系统是一种可向司机预先发出视听告警信号的探测装置，它安装在汽车上，能探测企图接近车身的行人、车辆或周围障碍物;能向司机及乘员提前发出即将发生撞车危险的信号，促使司机采取应急措施来应付特殊险情，避免损失。近十几年来，美国、日本和欧洲等多家著名汽车公司投入巨额资金，先后研制成功

3、了24GHz、60GHz、76.5GHz 3种频率的单脉冲和调频连续波2种体制的汽车防撞雷达系统。事实上，除雷达外，诸如超声波、红外激光以及视频等技术均可考虑用于汽车防撞。但经综合考虑，雷达技术最为适合。本文介绍的是基于超宽带(Ultra Wide Band，UWB)技术研制的汽车防撞雷达系统。1  超宽带式中的fH，fL分别为对功率较峰值功率下降10dB时对应的高端频率和低端频率，而不是通常所定义的3dB带宽，fC为中心频率。传统的UWB系统使用一种被称为“单周期(monocycle)脉冲”的脉冲。在计算机仿真中采用高斯脉冲来近似代替，其数学表达式为：则重复周期为T的脉冲表达式为：

4、式（4）的信号表达式类似脉冲雷达的信号形式，这里脉冲宽度是ns量级，比传统脉冲雷达脉冲窄许多。所以进行测量定位可以获得很高的距离分辨率。2  系统设计与实现系统工作时，发射端发射UWB脉冲，接收端接收到的雷达回波模拟信号经AD公司的AD9042变换为原始雷达数字信号。FPGA中通过可编程电路产生地址和控制信号，从而将数字信号送入双口RAM的指定地址，以便DSP进行读取。DSP根据公式算出前方目标的速度和距离，通过数码管实时显示出来。同时系统还会根据不同的危险程度发出不同的声光报警。信号处理程序代码存放在外部闪存中，当信号处理机脱机运行时，主程序代码能够在系统加电后自动装载到DSP片内

5、的RAM中运行。2.1 UWB脉冲产生模块在研究初期，由于器件和工艺的缺乏，主要利用微波器件（如传输线）等效开关，以得到短持续时间的信号，再经过脉冲成形网络整形成满足要求的波形和电压的脉冲。目前，UWB极窄脉冲的产生方法主要通过雪崩三极管、隧道二极管或阶跃恢复二极管实现。 本系统中UWB脉冲的产生，采用雪崩三极管的雪崩效应方案，同时采用雪崩三极管级联结构来产生极窄脉冲。三极管采用NPN型晶体管，当集电极电压很高时，收集结空间电荷区内的电场强度比放大低压运用时大得多。进入收集结的载流子被强电场加速，从而获得很大的能量，它们与晶格碰撞时产生了新的电子空穴对，新产生的电子、空穴分别被强电场加速而重复

6、上述过程，于是流过收集结的电流便“雪崩”式地迅速增长。UWB脉冲产生原理图如图3所示，它是经典马克斯脉冲产生器的变型3。该脉冲发生器可以提供脉冲宽度小于2ns、幅度可调的极窄UWB脉冲。在这种发生器中，每个雪崩晶体管都有自己的存储电容，这些电容在雪崩晶体管导通时相互串联，使发生器总的等效放电电容大大减小。 在常规的直接串联电路中，任一管子的损坏都会导致整个电路失效。但在这种级联电路中，即使有1个或几个管子损坏开路（除第一级外），整个电路仍可以正常运行，只是输出脉冲幅度相应减小。因而可以根据这一特性，增减级联晶体管数目来调节脉冲幅度，达到系统标准要求。如图3所示， 在没有加入触发脉冲时

7、，电源电压VCC分别向电容C2C5进行充电使得所有晶体管处于临界雪崩状态。当触发脉冲Vi输入时，双极性晶体管Q1首先被击穿，C2C5迅速放电，导致双极性晶体管Q2Q5也被击穿。由于雪崩过程极为迅速，因此这种依次雪崩的过程还是相当快的，从宏观上可以把它看作是同时触发的。于是，在负载上就可以得到一个上升时间非常短的UWB脉冲。2.2 DSP信号处理模块DSP是数据处理模块的核心，设计中采用TMS320VC5402芯片。该芯片是TI公司C54X系列定点DSP芯片中的一种，它采用增强型哈佛（Harvard）结构，片内共有8条总线（1条程序内存总线、3条数据内存总线和4条地址总线）、CPU、片内存储器和

8、片上外设等硬件，加上专业化的指令系统，使该芯片具有低功耗、并行等优点，可以满足众多领域的实时处理要求。DSP连接了2个CY7C1041V33 256K×16位SRAM和1个SST39VF400A 256K×16位Flash，以及外围的时钟电路、复位电路等组成一个DSP最小系统。其中2个CY7C1041V33 256K×16位SRAM按照数据位扩展方式连接(扩展为256K×32位)。DSP工作在微处理模式下，程序放在外部闪存中，启动后调入片内高速运行。片内ROM用于存放运算所需要的一些参数，片内RAM用做运算过程的工作空间，存放中间数据。算法设计中，充分利

9、用了DSP并行运算的优点，加快了采集数据进行处理的运算速度。并且，系统设计时尽量满足采样数据处理时间小于每批采用数据的采样总时间，以此来保障数据处理系统的实时性。2.3 FPGA内部逻辑设计系统中FPGA接收DSP送来的控制指令，并对其译码。利用该模块实现DSP对分系统(如：A/D控制，包括开关控制、采样频率设置）、同步发送和接收系统以及产生地址将A/D变换后的数据写入双口RAM等的协调工作。所设计的FPGA内部逻辑框图如图4所示。晶振提供40MHz的时钟，以此作为FPGA的工作时钟，分频和调整后则作为A/D的采样时钟。在FPGA内部，当触发信号到来后，打开计数器开始计数，并将计数结果作为地址送入外部双口RAM，计满所要求的数据后，关闭A/D转换器，计数器停止计数。随后，FPGA发送中断信号给DSP，DSP即进入数据处理程序。由于一个雷达信号脉冲重复周期内雷达回波信号的有效时间只是其中的很少部分，因此在该段时间对信号进行采样后，系统处在雷达休止期间，进行FPGA和DSP间的数据传输以及进一步处理。系统选用Xinlix公司Virtex系列的FPGA、ISE设计平台和Verilog-HDL硬件描述语言编程进行设计。3  结束语因UWB技术自身具有众多优势，因此有着广阔的应用前景。采用