电子电路基础：晶振电路设计方案及建议

1、电子电路基础：晶振电路设计方案及建议 该文将研究晶振设计计划，并说明电路中的各个元器件的详细作用，并且在元器件数值的挑选上提供指导。最后，就消退晶振不稳定和起振问题，最后文章还将给出了一些建议措施。1 晶振的等效电气特性(1) 概念1 晶片，石英晶体或晶体、晶振、石英晶体谐振器从一块石英晶体上按一定方位角切下薄片。2 晶体在封装内部添加ic组成振荡电路的晶体元件称为晶体振荡器。(2) 晶振等效电路图1. 晶振的等效电路图1 展示了晶振等效的电路。r是esr串联等效阻抗，l和c分离是晶振等效和等效。cp是晶振的伴身电容，其极性取决于晶振的极性。图2 是晶振的电抗频谱线。图2. 晶振的电抗频谱线按

2、照图 2，当晶振工作在串联谐振状态下时，电路就似一个纯电路，感抗等于容抗(xl=xc)。串联谐振的频率为：当晶振工作在并联谐振模式时，晶振表现为感性。该模式的工作频率由晶振的负载打算。对于并联谐振状态的晶振，晶振创造商应当指定负载电容cl。在这种模式下，振动频率由下式给出在并联谐振模式下，电抗线中fs到fa的斜线区域内，通过调节晶振的负载，2，晶振都可以振荡起来。2 晶振电路的设计图3所示为推举的晶振振荡。这样的组成可以使晶振处于并联谐振模式。反相器在芯片内体现为一个ab型，它将输入的电量相移大约180°后输出；并且由晶振，r1，c1和c2组成的型网络产生另外180°的相移

3、。所以囫囵环路的相移为360°。这满足了保持振荡的一个条件。其它的条件，比如正确起振和保持振荡，则要求闭环增益应1。图3. 晶振振荡器设计电路反相器附近的电阻rf产生负反馈，它将反相器设定在中间补偿区附近，使反相器工作在高增益线性区域。电阻值很高，范围通常在500k 2m内。图示的c1，c2就是为晶振工作在并联谐振状态下得到加载电容cl的电容。关于最优的加载电容cl的计算公式为：这里cs是的漂移电容（stray capacitance），用于计算目的时，典型值为5pf。现在c1和c2挑选出来满足上面等式。通常挑选的c1和c2是大致相等的。c1和/或c2的数值较大，这提高了频率的稳定性

4、，但减小了环路增益，可能引发起振问题。r1是驱动限流电阻，主要功能是限制反相器输出，这样晶振不会被过驱动（over driven）。r1、c1组构成分压电路，这些元器件的数值是以这样的方式举行计算的：反相器的输出临近rail-to-rail值，输入到晶振的信号是rail-to-rail的60%，通常实际是令r1的电阻值和的c1容抗值相等，即r1 xc1。这使晶振只取得反相器输出信号的一半。要向来保证晶振消耗的功率在厂商解释书规定范围内。过驱动会损坏晶振。抱负状况下，反相器提供180°相移。但是，反相器的内在延迟会产生额外相移，而这个额外相移与内在延迟成比例。为保证环路全相移为n360

5、°， 型网络应按照反相器的延迟状况，提供小于180°的相移。r1的调节可以满足这一点。用法固定大小的c1和c2，闭环增益和相位可随r1变幻。假如上述两个条件均得到了满足，在一些应用中，r1可以忽视掉。一些芯片内置了所有这些外部器件(rf, r1, c1, and c2)，因此消退了电路设计师的苦恼。这种状况下，只要把晶振衔接在xtal和xtal引脚上即可。提醒:挑选esr小的晶振，有利于解决起振问题。较小的esr可以增强环路增益。在pcb板上缩短线路可以减小漂移电容。这也有利于解决晶振起振和振荡频率的问题。在工作的温度下和工作的范围内常常性测试一下电路，以确保晶振起振和持续振荡。须要的时候调节元器件的数值。为了取得最好效果，晶振的设计，用起码0.4 vdd（峰峰值）的电平驱动时钟反相器。调整晶振不能满足要求。为了获得进一步的设计帮助，请联系晶振创造商。为了优化r1，我们推举先计算c1