漫谈xilinx FPGA 配置电路_第1页
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文档简介

1、漫谈xilinx fpga 配置电路 这里要谈的时xilinx的spartan-3系列的配置。固然了,其它系列的fpga配置电路都是大同小异的,读者可以类推,重点参考官方提供的datasheet,究竟那才是最权威的资料。这里特权学生只是结合自己的理解,用通俗的语言作一点描述。 所谓典型,这里要列出一个市面上最频繁的spartan-3的xc3s400的配置电路。全部spartan-3的fpga配置电路的链接方式都是一样的。xc3s400是40万门fpga,它的configurationbitstream虽然惟独1.699136mbit,但是它还是需要2mbit的配置芯片xcf02s,不能想固然的

2、以为我的设计容易,最多用到1mbit,那么我选xcf01s(1mbit)就可以了。事实并非如此,即使你只是用xc3s400做一个流水灯的设计,那么你下载到rom(xcf02s)里的数据也是1.699136mbit的,所以对于fpga的配置rom的挑选宜大不宜小。配置电路无非有下面五种:主串,从串,主并,从并,jtag。前四种是相对于下载到prom而言的(串并是相对于不同配置芯片是串口和时并口协议和fpga通讯区别的),惟独jtag是相对于调试是将配置下载到fpga的ram而言的(掉电后走失)。fpga和相比,cpld是基于rom型的,就是在数据下载到cpld上,掉电后不走失。而fpga则是基于

3、ram的,假如没有外部rom存储配置数据,那么掉电后就走失数据。所以fpga都需要外接有配置芯片(固然现在也有基于flash的fpga浮现)。那么我们就来看一下主串模式下fpga的配置电路的衔接。正式的硬件衔接如下:为了增强配置电路的牢靠性,通常我们我们增强一些抗干扰的设计(如增强滤波、匹配):先看prom芯片的各个管脚吧。18,19,20脚就不谈了,按照datasheet给供相对应的电平;3脚clk是接了fpga的cclk,数据通信的同步就是通过fpga的cclk产生的时钟举行的;由于用法的芯片时串行的配置芯片,所以惟独一个数据信号口do,衔接到fpga的din口(上图没有画出),和上面的时

4、钟信号协同工作完成串行数据传输,每当clk的升高沿锁存数据,同时prom内部的地址计数器自动增强;另外还有两条控制信号线时init(衔接prom的oe/reset)和done(衔接prom的ce),oe/reset是为了确保每次重新配置前prom的地址计数器复位;关于ce脚,官方资料说得也不是很具体,以我个人的理解,ce应当是chip enable的缩写,从它和fpga的done脚衔接我们不难判断出,fpga未配置完成时done=0,那么配置芯片prom处于片选状态,而一旦配置完成done=1,那么prom就不再被选通,同时datasheet也说到这个管脚可以挺直接地,就是向来片选中,但是这样

5、会使data口有持续的数据信号输出,同时导致不须要的消耗;ceo脚这里不接,由于它在多个prom的配置电路中时作为下一个prom的oe端信号衔接用的;cf信号时衔接fpag的prog_b接口的,它的作用就是产生开头配置信号,它衔接了一个上拉电阻,假如prog_b产生低电平脉冲则prom会重新开头一次配置,所以我们会在这条线上接一个按键到地,假如按键按下那么就会使能prom重新配置fpga;还有几个信号接口tdi,tck,tms,tdo都是prom和pc衔接的信号,pc通过这些电路(通常接一片驱动隔离芯片后通过并口通信,这里不重点介绍了)下载数据到prom中。上面谈及prom的信号接口时都附带的谈到了fpga的配置管脚。这里再做一些归纳性的解释。fpga有7个专用的配置管脚(cclk,din,prog_b,done,hswap_en,m0,m1,m2),4个专用的jtag管脚(tdi,tck,tms,tdo),这些管脚是由vccaux特地供电的(该系列fpga通常接vccaux=2.5v)。fpga的m0,m1,m2脚是举行配置模式挑选用的,该电路主串模式下m0,m1,m2=000,假如时jtag下载模式m0,m1,m2=101。上面没有提及的hswap_en管脚接地,则是用于设置当

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