带异步清零和启动停止计数的2位十进制加法计数器课件

1、2022-1-6带异步清零和启动停止计数的2位十进制加法计数器1计算机计算机EDA设计设计实验教程实验教程实验三实验三 带异步清零和启动带异步清零和启动/停止停止计数的计数的2位十进制加法计数器位十进制加法计数器北航计算机学院北航计算机学院 艾明晶艾明晶2022-1-6带异步清零和启动停止计数的2位十进制加法计数器2内容概要v实验目的实验目的v实验要求实验要求v实验内容实验内容v实验指导实验指导v实验报告实验报告2022-1-6带异步清零和启动停止计数的2位十进制加法计数器3n掌握掌握2位位8-4-2-1编码的二编码的二-十进制同步加十进制同步加法计数器的原理。法计数器的原理。 n掌握用掌握用

2、T触发器实现启动触发器实现启动/停止计数的方法。停止计数的方法。 实验目的2022-1-6带异步清零和启动停止计数的2位十进制加法计数器4n设计一个设计一个2位位8-4-2-1编码的二编码的二-十进制同步加法十进制同步加法计数器计数器 要求具有异步清零和启动要求具有异步清零和启动/停止计数功能停止计数功能 n输入信号输入信号时钟信号时钟信号clkin（T=0.1s）；）；清零信号清零信号clr（低有效）；（低有效）；启动启动/停止计数信号停止计数信号startstop（低有效）。（低有效）。n输出信号输出信号2位十进制加法计数器的高位十进制加法计数器的高4位输出位输出sec3.0和低和低4位位

3、输出输出dsec3.0。 实验要求2022-1-6带异步清零和启动停止计数的2位十进制加法计数器5n启动计数和停止计数使用同一个输入信号启动计数和停止计数使用同一个输入信号当第一次按下启当第一次按下启/停按钮时，启动计数；第二次停按钮时，启动计数；第二次按下启按下启/停按钮时，则暂停计数；第三次按下启停按钮时，则暂停计数；第三次按下启/停按钮时，在原来的数值基础上继续计数。这停按钮时，在原来的数值基础上继续计数。这里可使用一个里可使用一个T触发器来控制计数器的时钟。触发器来控制计数器的时钟。n仿真要求仿真要求仿真时仿真时clock的的T = 0.1s，Grid Size = 0.1s，End

4、Time = 11s 2022-1-6带异步清零和启动停止计数的2位十进制加法计数器6n仿真波形仿真波形如何在仿真波如何在仿真波形的适当位置形的适当位置添加必要的注添加必要的注释释?？2022-1-6带异步清零和启动停止计数的2位十进制加法计数器7n用用Verilog HDL语言设计此电路。语言设计此电路。 n选择选择EP1C12Q240C8器件，对设计进行器件，对设计进行编译和时序仿真。编译和时序仿真。注意必须仿真计到注意必须仿真计到9.9s后的结果！后的结果！ n采用采用ModelSim软件进行功能仿真。软件进行功能仿真。 实验内容2022-1-6带异步清零和启动停止计数的2位十进制加法计

5、数器8实验指导 n程序中关键是采用了一个程序中关键是采用了一个reg型变量型变量enable来根据启来根据启/停信号控制计数停信号控制计数 采用了两个采用了两个always模块模块 第一个模块用于产生第一个模块用于产生enable信号。信号。 always (negedge startstop or negedge clr) 用用enable构成构成T触发器来控制计数器的计数。触发器来控制计数器的计数。即启即启/停信号作为停信号作为TFF的时钟输入，的时钟输入，enable作作为为TFF的输出信号，采用语句的输出信号，采用语句enable=enable;即可实现即可实现TFF。2022-1-6

6、带异步清零和启动停止计数的2位十进制加法计数器9 当第当第1次次startstop有效时，有效时，enable由由“0”“1”；当第；当第2次次startstop有效时，有效时，enable由由“1”“0”；当第；当第3次次startstop有效时，有效时，enable由由“0”“1” 第二个第二个always模块采用模块采用if-else语句根据语句根据enable信号控制计数器的启信号控制计数器的启/停停 always (posedge clkin or negedge clr) 当当enable为为“1”时，计数器进行加时，计数器进行加1计数；否则计数；否则停止计数，维持原计数值。停止计数，维持原计数值。 2022-1-6带异步清零和启动停止计数的2位十进制加法计数器10实验报告n在设计中是否遇到问题？是如何解决的？在设计中是否遇到问题