集成电路复习总结

1、1、中英名词解释（1） IC（Integrated Circuit）：集成电路，是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互联，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。（2） 摩尔定律（Moore's Law）：芯片上晶体管数目每隔18个月翻一番或每三年翻两番，性能也会增加一倍。（3） SOC（system on chip）：在一个微电子芯片上将信息的采集、传输、存储、处理等功能集成在一起而构成系统芯片。（4） EDA（Electronic-System Design Au

2、tomation）：电子设计自动化（5） 能带：能量越高的能级，分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带（6） 本征半导体：是一种完全纯净的、结构完整的半导体晶体。（经过一定的工艺过程将纯净的半导体制成的单晶体称为本征半导体。导带中的自由电子与价带中的空穴都能参与导电。）（7） 肖特基接触：金属与半导体接触并且金属的费米能级低于N型半导体或高于P型半导体的费米能级，这种接触为肖特基接触。（8） MESFET：（Metal-Semiconductor Filed Effect Transistor），即金属-半导体场效应晶体管（9

3、） 金属-氧化层 半导体场效晶体管，简称金氧半场效晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）是一种可以广泛使用在模拟电路与数字电路的场效晶体管（field-effect transistor）（10） Spice（Simulation Program with Integrated Circuit Emphasis）：集成电路仿真程序，主要用来在电路硬件实现之前读电路进行仿真分析。（11） FPGA(Filed Programmable Gate Array)：现场可编程门阵列。（又称逻辑单元阵列，Logic C

4、ell A）（12） IP（Intellectual Property）：知识产权。通常讲的IP核是指已经设计优化好。经过验证、功能复杂、可以嵌入到其他电路中重复使用的集成电路模块。（13） HBT（Hetro-junction Bipolar Transistor）：异质结双极晶体管（14） 短沟道效应：短沟道效应主要是指阈值电压与沟道相关到非常严重的程度。随着沟道长度变的越来越短，阈值电压与沟长及漏电压有着明显的关系。而随着沟长的变短，阈值电压与衬底偏压的关系变弱。P-125（15） 沟通长度调制效应：MOS晶体管中，栅下沟道预夹断后、若继续增大Vds,夹断点会略向源极方向移动导致夹断点到

5、源极之间的沟道长度略有减小，有效沟道电阻也就略有减小，从而使更多电子自源极漂移到夹断点，导致在耗尽区漂移电子增多是Id增大，这种效应称为沟道长度调制效应。（16） 电路仿真：将要分析的电路问题列出数学形式的电路方程，然后对电路方程求解。就是设计好的电路图通过仿真软件进行实时模拟，模拟出实际功能，然后通过其分析改进，从而实现电路的优化设计。P-132（17） 电路综合：synthesis 实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。（18） ASIC（Application Specific Integrated Circuit）：专用集成电

6、路（19） VDSM（Very Deep Sub-micron）：超深亚微米（20） VLSI（Very Large Scale Integration）：超大规模集成电路（21） DRC：design rule check 设计规则检查，最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等。 ERC：Electrical Rules Check 电气规则检查 ，检测有没有电路意义的连接错误，如短路、开路、孤立布线、非法器件等，介于设计规则与行为级分析之间，不涉及电路行为。 LVS：Layout Versus Schematic 电路与版图一致性验证，从版图提取出的电路网表与从原理图

7、得到的网表进行比较，检查两者是否一致。主要用于保证进行电路功能和性能验证之前避免物理设计错误。（22） GDSII：Graphic Data System是一种时序提供格式，用于设计工具、计算机和掩膜制造商之间进行半导体物理制板的数据传输。 tape out：提交最终GDSII文件加工 Foundry：芯片代工厂（23） RTL:Register Transfer Level 寄存器传输级，用于描述同步数字电路操作的抽象级。 DC:Desing Compiler 设计编译器（用于综合） FM:Form Test 形式验证 APR: Auto Place and Route 自动布局布线（24）

8、 STA:Static Timing Analysis静态时序分析 SDF:Standard Delay Format 标准延时格式文件，数字电路后端设计中的一种文件 SDC:Synopsys Design Constraints 时序约束 简答（40分）（1）集成电路分类按器件结构类型分为双极集成电路、金属-氧化物-半导体集成电路、双极MOS集成电路；按集成度分为小规模集成电路（SSI）、中规模集成电路（MSI）、大规模集成电路（LSI）、超大规模集成电路（VLSI）、特大规模集成电路（ULSI）、巨大规模集成电路（GSI）；按使用的基片材料分为单片集成电路与混合集成电路；按电路功能分为数字

9、集成电路、模拟集成电路、数模混合集成电路；按应用领域分为标准通用集成电路、专用集成电路。（2）集成电路材料有哪些？分别适合什么样的集成电路1导体，铝、金、钨、铜等金属和镍铬等合金，用于构成低值电阻、构成电容元件的极板、构成电感元件的绕线、构成传输线的导体结构、与轻掺杂半导体构成肖特基结接触、与重掺杂半导体构成半导体器件的电极的欧姆接触、构成元件之间的互连、构成与外界焊接用的焊盘。2绝缘体，二氧化硅、氮氧化硅、氮化硅等硅的氧化物与氮化物，构成电容的绝缘介质、构成金属-氧化物-半导体器件（MOS）的栅绝缘层、构成元件和互连线之间的横向隔离、构成工艺层面之间的垂直隔离、构成防止表面机械损伤和化学污染

10、的钝化层。3半导体，利用半导体掺杂以后形成P型和N型半导体，在导体和绝缘体材料的连接或阻隔下组成各种集成电路的元件-半导体器件。（3）能带概念，PN节在正反向偏置下能带解释能量越高的能级。分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带。P-18PN节正反偏置 P-26零偏压时，P区和N区费米能级持平，电子占据水平相当，没有载流子流动，处于平衡状态。正向偏压，从能带角度来说阻挡层势垒被削弱，阻挡层的总电场强度降低，PN结两端的能带弯曲变小。N区的费米能级高于P区的费米能级，电子和空穴容易获得足够的能量越过势垒区到达对方区域。从而有电流流

11、过势垒区。反向偏压，从能带角度来说阻挡层势垒被加强，阻挡层的总电场强度增大，PN结两端的能带弯曲变大。P区的费米能级高于N区的费米能级，电子和空穴不能越过势垒区到达对方区域。只有漏电流流过势垒区。（4）MOS管工作原理 P-32 以NMOS晶体管为例，如果没有任何外加偏置电压，从漏到源是两个背对背的二极管结构。它们之间所能流过的电流就是二极管的反向漏电流。如果把源漏和衬底接地，在栅上加一足够高的正电压，正的栅压将要排斥栅下的P型衬底中的空穴而吸引电子。电子在表面聚集到一定浓度时，栅下的P型层将变成N型层，即呈现反型。N反型层与源漏两端的N型扩散层连通，就形成以电子为载流子的导电沟道。如果漏源之

12、间有电位差，将有电流流过。如果加在栅上的正电压比较小，不足以引起沟道区反型，器件仍处在不导通状态。引起沟道区产生强表面反型的最小栅电压，称为阈值电压VT。（5）简述集成电路制造工艺流程。包括外延生长、掩膜制版、光刻、掺杂、绝缘层形成、金属层形成。外延层具有很多优良性能。 掺杂、隔离、串通等等。目前常见的外延技术有：化学汽相沉积（化学汽相沉积生长法是通过汽体化合物之间的化学反应而形成的一种生长外延层的工艺。通过晶圆表面吸附反应物，在高温下发生反应，生成外延层），金属有机物汽相沉积（由于许多III族元素有机化合物和V族元素氢化物在较低温度下即可成为气态，因此在金属有机物化学沉积过程中反应物不需要高

13、温，只需要在衬底附近存在高温区使得几种反应物能够在衬底附近发生化学沉积反应即可），分子束外延生长（分子束外延是在超高真空下（10-8 Pa）加热一种或多种原子或分子，这些原子分子束与衬底晶体表面反应从而形成半导体薄膜的技术）。掩膜制造，掩膜版可分成：整版及单片版。整版是指晶圆上所有的集成电路芯片的版图都是有该掩膜一次投影制作出来的，各个单元的集成电路可以不同。单片版是指版图只对应晶圆上的一个单元，其他单元是该单元的重复投影，晶圆上各个芯片是相同的。早期掩膜制造是通过画图照相微缩形成的。光学掩膜版是用石英玻璃做成的均匀平坦的薄片，表面上涂一层6080nm厚的铬，使其表面光洁度更高，这称之为铬版（

14、Crmask），通常也称为光学（掩膜）版。新的光刻技术的掩膜版与光刻技术有关。光刻的作用是把掩膜版上的图形映射到晶圆上，并在晶圆上形成器件结构的过程。对光刻的基本要求有：高分辨率、高灵敏度、精密的套刻对准、大尺寸硅片上的加工、低缺陷。曝光是在光刻胶上形成预定图案，有光学光刻和非光学光刻。刻蚀是将图形转移到晶圆上有湿法刻蚀、等离子体刻蚀、反应离子刻蚀等。光刻基本步骤：涂光刻胶 à曝光à显影与后烘à刻蚀à去除光刻胶 摻杂的目的是制作N型或P型半导体区域，以构成各种器件结构。主要方法有：热扩散法掺杂，离子注入法掺杂。绝缘层形成的方式：热氧化、CVD。绝缘层的作

15、用：栅极隔离层，局部氧化隔离法隔离（LOCOS），浅沟槽隔离（STI） 集成电路工艺中的金属层有三个主要功能：1）形成器件本身的接触线；2）形成器件间的互连线；3）形成焊盘。金属层的形成主要采用物理汽相沉积（PVD：Pysical Vapor Deposition）技术。PVD技术有蒸镀和溅镀两种。 金属CVD技术，正在逐渐发展过程中（6）简述以N+硅为衬底的工艺步骤。双阱CMOS工艺采用的原始材料是在N+或P+衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作N阱和P阱。使用双阱工艺不但可以提高器件密度，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。1衬底准备：衬底氧化后，在二氧化

16、硅上生长氮化硅 2光刻P阱，形成阱版，在P阱区腐蚀氮化硅，P阱注入 3去光刻胶，P阱扩散并生长二氧化硅 4腐蚀氮化硅，N阱注入并扩散 5形成场隔离区（场氧化层）6NMOS管场注入光刻 7场区氧化，栅氧化，沟道掺杂（阈值电压调节注入） 8多晶硅淀积、掺杂、光刻和腐蚀，形成栅区的多晶硅版 9P阱中的NMOS管光刻和注入硼并扩散，形成N+版 10PMOS管光刻和注入磷并扩散，形成P+版 11硅片表面沉积二氧化硅薄膜 12接触孔光刻，接触孔腐蚀 13淀积铝，反刻铝，形成铝连线 最后做栅极金属引线后得到双阱CMOS工艺的CMOS晶体管（7）简述某一规则的目的与作用。P741.阱的间距和间隔的规则N阱通常

17、是深扩散，必须使N阱边缘与临近的N+扩散区之间留有足够的间隙，从而保证N阱边缘不与P型衬底中的N+扩散区短接。2.MOS管的规则在多晶硅穿过的有源区的地方，源和漏扩散区被多晶硅区所掩蔽。因而，源、漏和沟道是自对准于栅极的。重要的是，多晶硅必须完全穿过有源区，否则制成的MOS管就会被源、漏之间的扩散通路所短路。为确保这一条件得到满足，多晶硅必须超出扩散区边界。同时，有源区也必须在多晶硅栅两边扩展，这样才能有扩散区存在，使载流子进入和流出沟道。3.接触版图设计中通常需要有多种接触，例如，金属和P型扩散区接触、金属和N型扩散区接触、金属和多晶硅接触以及衬底接触等。根据工艺不同，还有“隐埋”型多晶硅和

18、扩散区接触以及拼合接触。 （8）举出三种以上集成电路模型中二阶效应。1.沟道长度对阈值电压的影响；2.漏栅静电反馈效应对阈值电压的影响；3.沟道宽度对阈值电压的影响；4.迁移率随表面电场的变化；5.沟道夹断引起的沟道长度调制效应；6.载流子漂移速度限制而引起的电流饱和效应；（9）方块电阻。一个矩形金属薄膜的电阻为 当时，即取一个方块时，其阻值为，R即为方块电阻。 P-105（10）仿真分析有哪些？直流工作点分析、交流频率分析、瞬态分析、傅立叶分析、噪声分析、失真分析、参数扫描分析、温度扫描分析、极-零点分析、传递函数分析、直流和交流灵敏度分析、最坏情况分析、蒙特卡罗分析。P157（11）CMO

19、S两级运放结构中各管子功能的解释。图中所示的是一个电容性负载的两级CMOS基本差分运算放大器。其中，Part1为运算放大器的电流偏置电路，为了减小电源电压波动的影响，该偏置电路采用了在改进型威尔逊电流镜电路中又增加一个电阻R1的结构；Part2为运算放大器的第一级放大器；Part3为运算放大器的第二级放大器。第一级为标准基本差分放大器，第二级为PMOS管作为负载的NMOS共源放大器。为使运算放大器的工作稳定，在第一级放大器和第二级放大器之间采用补偿网络来消除第二个极点对低频放大倍数、单位增益带宽和相位裕度的影响。在运算放大器的电路结构图中，M1，M2，M3，M4，M5构成PMOS对管作为差分输

20、入对，NMOS电流镜作为输入对管负载，PMOS管M5作为尾电流源的标准基本差分运算放大器 M6/M7构成以PMOS管作为负载的NMOS共源放大器；M14(工作在线性区)和电容Cc构成运算放大器的第一级和第二级放大器之间的补偿网络；M9M13以及R1组成运算放大器的偏执电路。（12）模拟或数字集成电路设计流程和每步常用工具是什么？模拟集成电路（晶体管级）设计流程 ：1性能指标要求明细表。2选择合适的电路结构。3手动计算电路元器件参数。4电路图编辑和修改（Schemetic工具）。5电路仿真（SmartSpice，Hspice，Cadence Spectre等工具）。6版图设计和验证（V

21、istuoso）。7流片和封装测试 P155至P156 数字集成电路晶体管级设计流程：1给定逻辑功能指标。2晶体管门级电路实现。3电路仿真。4版图设计与验证5.流片和封装测试数字集成电路设计流程：编写RTL代码-前仿真-综合-形式验证-APR-时序分析-后端物理验证（13）封装工艺流程1晶圆划片：即把以阵列做在晶圆上的芯片用机械或激光切割的方式一颗颗分开。2分类：如果多种芯片以多项目晶圆的方式制作在一片晶圆上，划片以后则需要对它们进行分类。3管芯键合：利用管芯键合机，先将加工好的焊料或聚合物粘接剂涂覆在引线框架或陶瓷管壳内，然后将芯片压放在涂有焊料或粘接剂的位置上4引线压焊（又称为绑定Bong

22、ding）：利用手工或自动压焊机，将铝丝或金丝等金属丝或金属带的一端压焊在芯片输入、输出、电源、地线等焊盘上，另一端压焊在引线框架上的引线金属条上，实现芯片与框架引线的电连接。5密封：对多种集成电路需要密封以实现同外界的水汽和化学污染物的隔离、6管壳焊封：作为腔体型载体，需要利用盖板（管帽）实现对封装芯片的（密封）包围。7塑封：将模塑化合物在一定温度下压塑成型，实现对芯片的无缝隙包围。8测试：包括对密封和外观等封装性能质量的测试和封装后芯片电性能的测试。P253（14）举出、解释常见集成电路封装形式。DIP双列直插式封装、SOP小外形封装、QFP四边引脚扁平封装（包括塑封装QDP、薄型QFP、

23、窄节距QFP）P254-P259（15）内建自测试BIST的工作思想。在电路内部生成、施加、和分析，利用电路自身的结构来测试自己。P-296（16）中国主要的foundry有哪些？什么样的工艺水平？ 台积电0.35微米及以下，中芯国际0.35微米到0.18微米，上海宏力半导体制造有限公司 可提供0.25 / 0.22 / 0.18 / 0.15 / 0.12微米工艺，华宏半导体有限公司0.13微米（4）CMOS传输门优点及版图优点：由于PMOS管对输入信号IN高电平的传输性能好，而NMOS管对输入信号IN低电平的传输性能好，从而使信号IN可以获得全幅度的传送而没有电平损失。版图见P193（5）

24、版图规则解释版图几何设计规则：版图几何设计规则可看作是对光刻掩膜版制备要求，这些规则在生产阶段为电路设计师和工艺工程师提供了一种必要的信息联系，与版图规则相联系的主要目标是获得有最佳成品率的电路，而几何尺寸则尽可能的小，又不影响器件、电路的可靠性。电学设计规则：给出的是由具体工艺参数抽象出的器件电学参数，是晶体管级集成电路模拟的依据。（6）可综合设计，举例说明某些规范？可综合设计是设计的根本目的，是对代码的基本要求，有效的建模风格是控制结果的最为有利的手段。规范1：将硬件的行为为指标以合理的方式映射为一些进程，对每个进程完成的操作尽量选择有效的算法，了解综合器的性能以合理的代码风格引导综合工具

25、生成硬件。规则2：允许的条件下尽量用变量代替信号，尽量共享复杂运算，明确指出过程的无关态，使用满足要求的最小数据宽度。规则3：用组合逻辑合用时序逻辑实现的电路要分配到不同的进程中，不要使用枚举类型的属性，integer应加范围限制，通常的可综合代码应该是同步设计，避免门级描述除非在关键路径。（9）用反相器设计方法设计N输入与非门、或非门设计规律 P191对具有n个输入端的与非门电路，其中各MOS管的尺寸宽长比；（1）将与非门中的n个串联NMOS管等效为反相器中的NMOS管，将n个并联的PMOS管等效为反相器中的PMOS管；（2）根据开关时间和有关参数的要求计算出等效反相器中的NMOS管与PMO

26、S管的宽长比；（3）考虑到NMOS管是串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小n倍，亦即它们的宽长比必须是反相器中的NMOS管的宽长比的n倍；（4）为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PMOS管的宽长比与反相器中的PMOS管相同 。或非门类似。（10）N输入与非门、或非门原理图，版图（11）解释图1电路的工作原理。叙述用按照反相器设计方法设计此电路的原则。图1 反相器链电路参考：反相器链构成缓冲，驱动较大的电容时，用单一反相器构成的缓冲经常是不能满足要求，这时候需要用N个（奇数级）反相器构成的缓冲链，缓冲的尺寸应该是逐渐增大（增大倍数跟

27、工艺有关），这样才能得到最好的性能。（12）画出CMOS二输入或非门原理图版图示意图。设计规律：归结起来，对具有n个输入端的与非门电路，其中各MOS管的尺寸计算方法为：（1）将与非门中的n个串联NMOS管等效为反相器中的NMOS管，将n个并联的PMOS管等效为反相器中的PMOS管；（2）根据开关时间和有关参数的要求计算出等效反相器中的NMOS管与PMOS管的宽长比；（3）考虑到NMOS管是串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小n倍，亦即它们的宽长比必须是反相器中的NMOS管的宽长比的n倍；（4）为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PM

28、OS管的宽长比与反相器中PMOS管相同。 同理，对或非门也可以采用类似的方法计算各MOS管尺寸。集成电路EDA软件厂商Cadence Synopsys Mentor Graphics Zeni Silvaco放大器的性能指标1、开环差模电压增益Aud.当集成运放的输出端与输入端之间无任何外接原件连接时，输出电压与输入电压之比，定义为开环差模电压增益，即Aud=U0/ui。集成运放的开环差模电压增益Aud越大越好，理想运放的开环电压增益Aud。      2、最大输出电压Uopp。在指定的电源电压下，集成运放的最大不失真输出电压幅度，如F007在

29、电源电压为正负15V时，Uopp为正负12V。      3、差模输入电阻Rid。集成运放的差模输入电阻 Rid,就是从集成运放两个输入端看入的等效电阻。它反映集成运放从信号源中吸取电流的大小。定义Rid= Uid/Iid。差模输入电阻Rid越大越好，理想运放的差模输入电阻Rid 。        4、输出电阻R0。集成运放的输出电阻就是从运放输出端向运放看入的等效信号源内阻，集成运放的输出电阻越小越好，理想运放的输出电阻   R00。   &#

30、160;        5、共模抑制比KCMR.集成运放的 KCMR与差放电路的定义相同，即差模电压增益与共模电压增益之比，常用分贝表示，即KCMR=20 Aud /Auc (db)集成运放的共模抑制比越大越好理想运放KCMR        6、最大共模输入电压幅度uicm  。当集成运放两个输入端之间所加的共模输入电压超过某一值时，运放不能正常工作，这个定值为最大共模输入电压。F007的 uicm =12V。      7、最大差模输入电压幅度uidm当集成运放两个输入端之间所加的差模输入电压超过某一值时，输入级的正常输入性能被破坏，这一定值称为 最大差模输入电压幅度uidm 。F007的uidm =正负30V。      8、输入失调电压Uio 输入失调电压 Uio 反应集成运放输入极対称性和各级电位配置好坏的指标。