EDA课程设计——数字抢答器

1、实用文档文案大全数字式竞赛抢答器设计要求1、 设计一个可容纳 4 组参赛的数字式抢答器，每组设一个按钮，供抢答使 用。2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。3、 设置一个主持人“复位”按钮。4、 主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出 23 秒的音响。5、 设置一个计分电路，每组开始预置 100 分，由主持人记分，答对一次加 10分，答错一次减 10 分。1、总体方案设计原理及分析1.1、方案原理按照设计要求，设计一个 4 组参赛的抢答器，所以这种抢答器要求有四路不 同组别的抢答输入信号，并能识别最先抢答的信号，

2、直观地通过数码显示和蜂鸣 报警等方式提示主持人并显示出组别；同时该系统还应有复位功能。主持人按下 系统复位键（RST， 系统进入抢答状态， 计分模块输出初始信号给数码显示模块 并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余三路抢答信号封 锁，同时扬声器发出2-3 秒的声音提示，组别显示模块送出信号给数码显示模块， 从而显示出该抢答成功组台号，并一直保持到下一轮主持人将系统清零为止。主 持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号， 开始回答 问题，计时显示器则从初始值开始以计时， 在规定的时间内根据答题的正误来确 定加分或减分，并通过数码显示模块将成绩显示出来。计时至

3、0 时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。当主持人给出倒计时停止信号 时，扬声器停止鸣叫。若参赛者在规定时间内回答完为题， 主持人可给出倒计时实用文档文案大全计数停止信号，以免扬声器鸣叫。主持人按下复位键，即 RST 为高电平有效状态，清除前一次的抢答组别，又可开始新的一轮的抢答。此抢答器的设计中采用自顶向下的设计思路，运用 VHDL 硬件描述语言对各 个模块进行层次化、系统化的描述，并且先设计一个顶层文件，再把各个模块连 接起来。1.2、方案设计框图扩展功能电路图 1 方案系统结构图1.3、方案各路功能分析此方案是由主体电路和扩展电路两部分构成， 整个系统包括这样几个主要

4、模 块：抢答鉴别模块、抢答计时模块、抢答计分模块、译码显示模块、报警模块。主体电路完成基本的抢答功能，接通电源时，主持人将开关置于“清除”位 置，抢答器处于禁止工作状态， 编号显示器灭灯； 抢答开始时， 主持人将控制开 关拨到“开始”位置，扬声器给出声响提示，当选手按动抢答键时，能显示选手 的编号，同时能主电路实用文档文案大全封锁输入电路，禁止其他选手抢答。然后由译码显示电路显示编 号，扬声器发出短暂声响，提醒主持人注意。扩展电路完成各选手的得分显示以及报警功能。 选手回答问题完毕，主持人 操作计分开关，计分电路采用十进制加/减计数器、数码管显示。本轮抢答完毕， 主持人操作控制开关，使系统回复

5、到禁止工作状态，以便进行下一轮抢答。系统的输入信号有：各组的抢答按钮 sO、si、s2、S3。系统清零信号 CLR 系统时钟信号 CLK 复位信号 RST 加分按钮端 ADD 计时中止信号 stop ;计时 十位和个位信号 tb，ta 0；系统的输出信号有：四个组抢答状态的显示 LEDx（x 表示参赛者的编号），四个组抢答时的计时数码显示控制信号若干，抢答成功组 别显示的控制信号若干，各组计分动态显示的控制信号若干。2、主要模块设计2.1、抢答鉴别模块在这个模块中主要实现抢答过程中的抢答鉴别功能。其电路框图如下。其中,rst 为复位信号，当该信号高电平有效时，电路无论处于何种状态都恢复为初始

6、状态，即所有的输出信号都为 0; EN 为抢答使能信号，该信号高电平有效；sO、 si、s2、s3 为抢答按钮，高电平时有效。当使能信号EN 为低电平时，如果有参赛者按下按钮，则提前抢答报警信号 FALSE3.O的对应位输出高电平，以示警 告；当 EN 为高电平时，首先将提前抢答报警信号 FALSE3.0复位清 0,然后根 据选手按下抢答按钮的先后顺序选择最先抢答的信号， 其对应的抢答状态显示信 号 LEDALED输出高电平，抢答成功组别编号由信号states 输出，并锁存抢答器此时的状态，直到清 0 信号有效为止。在每一轮新的抢答之前，都要使用复位 清零信号 rst，清除上一轮抢答对判断电路

7、留下的使用痕迹，使电路恢复初始状 态。实用文档文案大全jBifel h I 4 I H I B d BT ！I d 1I. 4qdjbrstLEDAENLEDBsOLEDCs1LEDDs2false3.Ostates3.O inst.图 2 抢答鉴别模块框图2.2、计时模块在这个模块中主要实现抢答过程中的计时功能，在有组别抢答后开始倒计时，若在规定时间没人回答，则超时报警。其中有系统复位信号rst ;抢答使能信号 s；无人抢答警报信号 warn；计时中止信号 stop ；计时十位和个位信号 tb， ta。厂TQ-; elkwarnrstta3.Osstoptb3.Oinst图 3 计时模块框图

8、2.3、计分模块抢答计分电路的设计一般按照一定数制进行加减即可， 但随着计数数目的增 加，要将计数数目分解成十进制并进行译码显示会变得较为复杂。 为了避免该种 情况，通常是将一个大的进制数分解为数个十进制以内的进制数， 并将计数器级实用文档文案大全连。但随着数位的增加，电路的接口也会相应增加。因此，本设计采用IF 语句从低往高判断是否有进位，以采取相应的操作，既减少了接口，又简化了设计。其电路框图如下，该模块输入信号为加分选择信号add 和组别选择信号chose3.0，其中，加分选择信号add 高电平有效，有效时对组别选择信号chose3.0选择的参赛组进行加分；组别选择输入信号chose3.

9、0即抢答鉴别模块的输出信号 states3.0。输出信号分别对应四组竞赛者的得分。 i. 4 b aB- s. -L - a.- a a”rstaa23 Oi1a1addaa13.OjF1chose3.OaO3.O abb23.Orbb1|3.DabbO13.O flcc23.Ocd3.Oa4ccO3.O百dd2|3. OiIdd13 .0ddO3.D:? instI ,*-! I -I! I a-1.1. f r | r iv尸v i g r i npv ra . i 图 4 计分模块框图2.4、译码显示模块译码显示模块用于显示每组选手的分数， 计时的时间等信息。显示电路的实 质就是一个简单

10、的 LED 共阴极显示模块的译码器。 7 段数码管 LED 常用的一般 8 字型为a,b,c,d,e,f,g,P ，其中 P 为小数点，共阴 LED 低电平有效。在这里我们不需要用到小数点位，因此用位宽为 7 的矢量表示 7 段数码管即 可。7 段 LED 共阴极显示模块的框图如图所示。其中，IN430为输入信号， 以 4 位 2进制数表示；OUT760为输出信号，将输入的二进制数译码显示为十 进制数字的09。实用文档文案大全j ymxsiIV E in43.r0out760j inst图 5 译码显示模块框图2.5、报警模块在这个模块中主要实现抢答过程中的报警功能， 当主持人按下控制键，有限

11、 时间内有人抢答，指示灯显示抢答组别，扬声器发出 23 秒的音响。即有效电 平输入信号 i ;状态输出信号 q。ALARMF:CLKQ3r1二sinst.一“一=； - - - - J.图 6 报警模块框图2.6、整体框图从上述设计方案中我们可以大致得到数字竞赛抢答器的系统框图，如下图所示，其中抢答时钟信号 clk2 ;系统复位信号 rst ;抢答使能信号 s;抢答状态显 示信号states ;无人抢答警报信号 warn；计时中止信号 stop ；计时十位和个位 信号 tb，ta。实用文档文案大全图 7 抢答器系统框图3、仿真结果3.1、抢答鉴别模块仿真抢答鉴别模块的仿真波形图如图所示。当鉴别

12、模块的清零复位信号 rst 为高 电平时，无论四组参赛者谁按下抢答按钮， 系统输出均为零，同时组别显示端输 出信号也显示为零；当清零信号 rst 为低电平时，s0、si、s2、s3 四组参赛者 谁先按下抢答按钮，其对应的显示灯 LEDx 亮起，states3.0 输出抢答成功的 选手编号。R Masiei TimeEI-ac120ns |Porta77235ns Onleivd:79435115 Sladl:End图 8 抢答鉴别模块仿真波形图Una斑IEHqi.D nx 100. p tif IHl.p ns360.0M刘D.p班40.0 u;5DQ ,0 ns560.0 ufifijpns

13、7W.QQIB20 pHEQOO.p皿MO.q胡Ll D DE实用文档文案大全3.2 计时模块计时模块的仿真波形如图所示。实现了抢答过程中的计时功能，在有抢答开 始后进行 30 秒的倒计时，并且在 30 秒倒计时后无人抢答显示超时并报警。MasterMaster TheThe BarBar1212龙5 5 n n ” ” *|Pontef*|Pontef11271127 mmln(efln(ef d:d:-455-455 pspsSlailSlail：End.End.SeneVtlue)ps 320.0 ns 610.0 ns 9G9.0 ns 1 * iii.28惦1.6HE1.92 us

14、2.24UE2.56 us 2.86 ms 3.!HE3.52 us 3.64 us | j|1H|111L9.TI：9僭mdkAi；LTTjriurTTTj-rijjn-jnjjTjLjri-jin_n_irstAEElOpkAiQ uA 毎E tbJL iVAvaraAl15图 9 计时模块仿真波形图3.3 计分模块仿真系统设计过程中，当计分复位端 RST=1 时，并且组别输入信号 CHOSE=0000, 其中的组别输入信号是抢答鉴别模块的输出信号，计分器复位，此时以上四组都不会产生加减分操作。然而当计分复位端RST=0 时，此时计分器可以计分。当CHOS=000 时，组别显示为 A 组，

15、此时主持人利用计分器对 A 组进行加减分操作； 当CHOS=001 时，组别显示为 B 组，此时主持人则利用计分器对 B 组进行加减分 操作，以此类推。下图仿真为 A 组回答正确，加分。Master Time fisc|PErtai:27rIntervat3.7 nsStartEnd:图 10 计分模块仿真波形图实用文档文案大全3.4 译码模块仿真当 in4=0000,out7 输出0111111,此时数码管显示0；当 in4=II0001,out7 输出0000110,此时数码管显示1;当 in4=0010,out7 输出1011011,此时数码管显示 2；当 in4=II0011,out7

16、 输出1001111,此时数码管显示 3；当 in4= 0100,out7 输出1100110,此时数码管显示 4；当 in4= 0101,out7 输出1101101,此时数码管显示 5；当 in4= 0110,out7 输出1111101,此时数码管显示 6；当 in4= 0111,out7 输出0000111,此时数码管显示 7；当 in4= 1000,out7 输出1111111,此时数码管显示 8；当 in4= 1001,out7 输出1101111,此时数码管显示 9；&72 n:SlatA伽E阳於0 iiArlj祸B拠E二： 弘同弘同仏绚仏绚九御九御邛邛5 55 勒 W血

17、血则则MOO. T20.0, fflCO那闵5ns JD；（ D0L0 恥恥 0： OJJDL01I OLIO jDllljKfflX 切切 Imi1 就就 DC0011011011011 1O011LI1llffl打山血打山血 ii 血伽血伽 ii 址山址山 i：i? noun mJi i 11114111111 H 111111| |1111111111111111 1111 !1 Ii i1 i i i ii i i i11iiiiiii1lii1口1F1IAlqA 0D K K.Q H5恸QPS蛆咋320 0MQ.OM刼.监56D.OK&40-1?Q.O r.s SW-OIB3

18、BD.QK960.Dnsn.375MJ_图 12 报警模块仿真波形图3.6、整体仿真对电路整体进行仿真，得出如下仿真波形图12。图中，当复位信号 rst 为高电平时，系统所有信号都清零；当主持人按下开始键，抢答器开始工作。Valuft15.&E妙。akElBkck屮dkklcllki35Ak6ekfkkl妙号kkl13巾A ink1JOTltk1rst1l y ISsk也TsOk1*1目11A iL19E2kls3klkiMasts Time Bar.15.675 rw j Pointer.975196 usInleivjl.975.54 usSlst:End.327.68UE655.

19、36 us9B3.04 us1 63B ns1. 96& msJ ps1075 ns_LIIr i li m iii ii l1 1iiiij【IIiii2.294 ms-rLrLrLrLrL-L-LrLrLrLrLr-T-rLrLrLrLrLrLrLrL-LrLrLi ii i i m i rn iI I IJ I I | ； ; l7r-LJLT-LJLJ图 13 整体仿真波形图4、原理连线图根据系统设计要求，将各模块连线得到如下系统框图。主持人按下使能端EN 抢答器开始工作。四位抢答者谁先按下抢答按钮，则抢答成功，对应的显示实用文档文案大全实用文档文案大全灯亮起，并通过显示电路模

20、块显示参赛编号。 抢答成功的选手进入答题阶段，如 果正确回答问题，则加分信号 add 有效，给相应的参赛组加分。如果复位信号 rst 有效，使得抢答器在下一轮抢答前，其抢答成功的组别判断恢复为初始状态， 开始新一轮抢答。图 14 原理连线图实用文档文案大全5、致谢对于此次课程设计，首先我得诚挚的感谢我的指导老师， 从设计、整改及论 文的定稿过程中，自始至终都倾注着老师的心血。老师以严谨的治学之道、宽厚 仁慈的胸怀、积极乐观的生活态度，兢兢业业的工作作风为我树立了学习的典范， 他们的教诲与鞭策将激励我在学习和生活的道路上励精图治，开拓创新。他们渊博的知识、开阔的视野和敏锐的思维给了我深深的启迪。

21、 我真诚地谢谢老师们的 指导和关怀。于个人，通过这次课程设计，我进一步加深了对电子设计自动化的了解。并进一步熟练了对 Quartusll 软件的操作。EDA 这门课程也不像学习理论般那么空 洞，有了更加贴切的了解及运用。做课程设计时，先查阅相关知识，把原理吃透， 确定一个大的设计方向，在按照这个方向分模块的把要实现的功能用流程图的形 式展示。最后参照每个模块把输入和输出引脚设定，运用我们所学的VHDL 语言进行编程。总之，通过这次的设计，进一步了解了 EDA 技术，收获很大，对软件 编程、排错调试、相关仪器设备的使用技能等方面得到较全面的锻炼和提高。6、详细仪器清单名称型号数量计算机联想1Qu

22、artus II 开发软件9.01EDA/SOP 实验开发系统GW48-PK21参考文献1孙俊逸.EDA 技术课程设计.华中科技大学出版社.2008.2-122潘松.EDA 应用技术北京理工大学出版社.20033徐志军.EDA 技术与 PLD 设计M.北京科学出版社.20024黄仁欣.EDA 技术实用教程.清华大学出版社.2004实用文档文案大全崔建明电工电子 EDA 仿真技术北京高等教育出版社，2004曹昕燕、周风臣、聂春燕.EDA 技术试验与课程设计.清华大学出版社7谢自美.电子线路设计实验测试.华中科技大学出版社.19998赵世强、许杰.电子电路 EDA 技术.西安电子科技大学出版社.2

23、0019江国强.EDA 技术习题与实验.电子工业出版社.201210 高有堂.EDA 技术及应用实践.清华大学出版社.2006-08.2007实用文档文案大全附录VHDL 程序1)抢答鉴别模块library ieee;use ieee.std_logic_1164.all;en tity qdjb is port(rst:in std_logic;EN:in std_logic;s0,s1,s2,s3:i n std_logic;LEDA:out std_logic;LEDB:out std_logic;LEDC:out std_logic;LEDD:out std_logic;false:o

24、ut std_logic_vector(3 dow nto 0); states:out stdo gic_vector(3 dow nto 0); end qdjb;architecture one of qdjb issig nal tmp: std_logic_vector(3 dow nto 0);sig nal tag: std_logic;begin tmp=s0&s1&s2& s3;process(rst,EN,sO,s1,s2,s3,tmp) beginif rst=1THENstates=0000;LEDA=0;LEDB=0;LEDC=0;LEDD=0

25、; false=0000;tag=0;elsif EN=0the nif s0=1the nfalse(3)=1;end if;if s1=1the nfalse(2)=1;end if;if s2=1the nfalse(1)=1;end if;if s3=1the nfalse(0)=1;end if;else false=0000;if tag=Othe nif tmp=1000then实用文档文案大全LEDA=1：LEDB=0：LEDC=0：LEDD=0; states=1000;tag=1;elsif tmp=0100the nLEDA=0;LEDB=1;LEDC=0;LEDD=0;

26、 states=0100;tag=1;elsif tmp=0010the nLEDA=0;LEDB=0;LEDC=1;LEDD=0; states=0010;tag=1;elsif tmp=0001thenLEDA=0;LEDB=0;LEDC=0;LEDD=1; states=0001;tag=1;end if;end if;end if;end process;end one;2）计时模块library ieee;use ieee.std _lo gic_1164.all;use ieee.std_logic_ un sig ned.all;en tity js isport(clk,rst

27、,s,stop:i n std_logic;warn:out std_logic;ta,tb:buffer std_logic_vector(3 dow nto 0);end js;architecture one of js issig nal co:std_logic;beginp1:process(clk,rst,s,stop,ta)beginif rst=0 or stop=1 the n实用文档文案大全ta=0000;elsif clkeve nt and clk=1 the nco=0;if s=1 the nif ta=0000 thenta=1001;co=1;else ta=

28、ta-1;end if;end if;end if;end process p1;p2:process(co,rst,s,stop,tb)beginif rst=0 or stop=1 the ntb=0010;elsif coeve nt and co=1 the nif s=1 the nif tb=0000 then tb=0011;else tb=tb-1;end if;end if;end if;end process p2;end one;3)计分模块library ieee;use ieee.std _lo gic_1164.all;use ieee.std_logic_ un

29、sig ned.all;en tity jf isport(rst: in std_logic;add: in std_logic;chose: in std_logic_vector(3 dow nto 0);aa2,aa1,aa0,bb2,bb1,bb0: out stdo gic_vector(3 dow nto 0);cc2,cc1,cc0,dd2,dd1,dd0: out stdo gic_vector(3 dow nto 0); end en tity jf;architecture art of jf isbeginprocess(rst,add,chose) isvariabl

30、e a2,a1:std_logic_vector(3 dow nto 0);variable b2,b1:std_logic_vector(3 dow nto 0);variable c2,c1:std_logic_vector(3 dow nto 0);variable d2,d1:std_logic_vector(3 dow nto 0);beginif(rst=1)the na2:=0001;a1:=0000;b2:=0001;b1:=0000;实用文档文案大全c2:=0001;c1:=0000;d2:=0001;d1:=0000;elsif(addeve nt and add=1)the nif chose=0001the nif a1=1001the na1:=0000;