ESD电路保护设计中的若干关键问题

1、ESD电路保护设计中的假设干关键问题兼顾ESD抑制器件的电容和布局因素的超高速数据传输线路保护电路设计师在设计实用而可靠的产品过程中面临着许多静电放电ESD问题。不仅如此，电子产品市场向更高数据吞吐量和信号速度开展的趋势更使这本已复杂的问题雪上加霜。ESD保护根本上分为两类：即在制造过程中的保护以及在现实环境中的保护。除了保护数据传输线路之外，ESD抑制器件必须保持其信号的完好性。把ESD抑制器设置得距其保护的线路过远有可能降低其有效性。电路板迹线Board Trace电感会在芯片上引起额外的电压，即过冲。为防止发生这一现象，应尽量把ESD抑制器安放得靠近受保护线路。底线是ESD解决方案的选择

2、不再像选择一个额定参数与电路工作电压相符的抑制器那么简单。目前，一种比较有效的解决方案是把电路板的布局以及ESD抑制器件的非抑制电特性考虑在内。在深化研究ESD保护的详细内容之前，回忆一下它的根本知识将有所帮助。ESD在制造过程中的保护每当两种不同的材料互相接触后分开时，就会产生这种所谓的摩擦生电效应。电荷随后转移至电位较低的物体这一现象被称为静电放电。摆在设计、质量和可靠性组织面前的课题是如何应对其电子产品上的静电转移效应。假设ESD脉冲进入到电子装置的内部，那么会对内部电路造成实际损坏。据ESD协会估计：由用户活动所产生的ESD导致的产品受损平均占到27%33%.不管产品损耗发生在用户端还

3、是在制造过程中，ESD都会招致产品可靠性的下降并减少公司的利润。为了对降低由ESD导致的损耗提供帮助，芯片制造商可以在其集成电路模片中采用TVS构造。这将使得它们性能更加稳定，并有助于进步芯片消费和电路板制造过程的成品率。ESD在现实环境中的保护当把电子产品从制造环境中挪到实际日常应用中将产生很大问题。由最终用户生成并引入电子装置的ESD比在受控制造环境中发现的ESD要严重得多。这就意味着一个能在制造过程中实现高成品率的设计有可能在现场使用时产生较大的损耗。因此，人们对ESD的关注焦点已经从芯片强化Chip Hardening向系统强化System Hardening转变。ESD抑制：IC或A

4、SIC即使经受住了制造过程的考验也不能保证就能通过用户实际使用的检验。目前，设计师有无数现成的ESD保护方案可以选择，包括隔离电路、滤波电路和抑制元件如多层可变电阻、硅二极管和新推出的聚合物抑制器。虽然这些方法均能增强电子装置的抗ESD性能，但在选择过程中还需考虑一些固有特性。显而易见的特性包括外形尺寸、引出脚配置、焊点布局和漏电流。但是，随着人们对于电路提供更高的信息吞吐量的要求日益迫切，另一个特性变得非常重要，这就是电容。电容和信号完好性：不管是过去还是如今，抑制器的固有封装电容都可被设计师所利用。在信号频率与任何的干扰频率像EMI噪声和ESD瞬变之间具有高隔离度的场合，电容还可以起到滤波

5、的作用。本质上起着类似低通滤波器作用的抑制器为瞬变抑制提供箝位功能，并可对耦合到受保护数据传输线路中的干扰高频信号进展EMI滤波。例如，蜂窝 的耳机终端工作于较低的频率音频范围，而ESD和蜂窝 的工作频率那么高得多900至1900MHz。这里，从用户角度来看，大电容多层可变电阻和二极管是施行ESD保护的理想选择。它们所具有的一个额外优点是可以对耳机线输出的蜂窝 辐射信号进展滤波。然而，这一优点在信号速度进步时却会成为一个缺点。人们对于高信息吞吐量视频、音频、数据的需求对数据传输速率的进步起到了推动作用。这些高速数据传输线路的实例包括USB2.0、IEEE1394、吉位以太网和InfiniBan

6、d协议。所有这些协议的数据传输率均超过了100Mbits/s.不过，所有这些有助于消除干扰噪声的高传输速度和电容同时又会滤除数据信号本身，导致有可能使系统无法运行的失真数据波形。失真表现为由较慢的上升和下降时间所致的高态/低态瞬变的前沿和后沿被修圆。上升和下降时间较慢会给系统带来一些问题，其中最重要的是时序问题。电路在特定的时间需要稳定的高态和低态。随着各状态之间过渡时间的增加，电路有可能检测到不完好的过渡期，从而将数据误差引入系统。只要控制电路的信息与预定的协议相符，电路就会按照原先的设计正常工作。当信号元件性能下降时，电路识别预定信息的才能也随之下降。从电路保护的角度来看，其目的是为电路提

7、供ESD保护并保持数据的完好性，而不是干扰电路的正常工作。为了调查封装电容对数据完好性的影响，我们搜集了两种数据频率上的测试结果。这里，关键因素并不是所采用的详细技术，而是电容值。测试所采用的产品是：0.050 pF的PGB0010603 PulseGuard 抑制器1.0 pF的ML陶瓷电容器10.0 pF的ML陶瓷电容器660 pF的V5.5MLA0603多层可变电阻器这里，用480Mbits/s的数据波形对一样的器件进展测试。两种信号的上升时间是一样的0.242ns，但480Mbits/s信号具有短得多的电平保持时间2.0ns。在这种场合，660pF电容造成了相当大的失真，以致于波形甚至

8、无法到达信号工作电压。本质上，数据均不是通过信号线传送的。即便是在这种场合，660pF电容造成了相当大的失真，以致于波形甚至无法到达信号工作电压。本质上，数据均不是通过信号线传送的。即便是10pF的电容值也足以引起宏大的波形失真。它减少了电平保持时间并使前沿和后沿沿的形状大为改变。采用1.0pF电容值时的边缘失真较小，而采用0.050pF电容值时，数据波形通过时没有失真。附表列出了波形位速率为480Mbits/s对应每种电容值的上升时间10/90%。该数据提醒了在进展超高速系统的数据传输线路保护时ESD抑制器的电容特性的重要性。尽管现有的各种抑制器均可以提供有效的ESD保护功能，但不能以牺牲系

9、统的信号完好性为代价。因此，在把ESD抑制器引入电路设计之前，必须对其电容有所考虑。具有极低电容值的ESD抑制元件如PulseGuard器件可以在提供ESD保护功能的同时保持高速数据信号的数据完好性。安装方面的考虑：中选择了一个抑制和电特性漏电流、电容与电路参数相吻合的ESD抑制器之后，还需要作出另一项选择：抑制器应安装在电路板的什么位置上才能优化电路的ESD保护？优化ESD保护指的是使受保护芯片上的ESD瞬变尽可能少。本质上，L2将消耗掉ESD抑制器箝位动作之后剩余的ESD脉冲的能量。ESD脉冲的电压和电流衰减发生于能量在电路板迹线周围的磁场中存储和消耗的过程中。请注意电路板迹线的长度与最终

10、到达芯片I/O引脚的ESD脉冲能量呈反比关系。随着迹线长度的增加，ESD脉冲的强度由芯片承受下降。ESD脉冲强度的下降将转化成芯片承受应力的减弱。曲线示出了在一块测试电路板上的两个位置上测得的电压与时间之间的数值关系，它们帮助我们理解了ESD抑制器件的安放位置所产生的影响。本例中，抑制器安装在连接器处，即ESD瞬变的入口点。蓝色波形示出了位于ESD抑制器处的I/O线上的测量电压。抑制器对具有约350V的测量峰值电压和75V左右的箝位即保持电压的1000V传输线脉冲发生器的脉冲作出响应。将此与显示ESD脉冲实际上到达IC的绿色波形进展比照。在这种场合，一个3英寸长的迹线L2把ESD抑制器与IC用

11、输入衰减器Input Pad连接起来。请注意测得的峰值电压已被降至60V，且箝位电压约为25V.这意味着什么呢？对电路设计师而言，这提供了一种用于最大限度地减少IC和ASIC的I/O输入端所承受的ESD的策略。增加ESD抑制器与芯片之间的迹线长度可以显著地减弱IC所承受的应力。这意味着使迹线变长将增加L2的电感值。坦白地说，应把ESD抑制器直接放置在连接器的后面。它应该是第一个遭遇ESD瞬变的板级元件。然后，在实际可行的情况下，任何需要保护的芯片均应尽可能地远离ESD抑制器。采取这一方法将极大地减轻集成电路所承受的应力。下面罗列的是ESD抑制器安装位置的相对优先级，按从高到低的顺序排列如下：。

12、 设置于作为系统屏蔽机壳中的入口的连接器的内部。 安放于电路板迹线与连接器插脚互相作用的位置。 放置于电路板上紧挨在连接器后面的位置。 位于可以高效耦合至I/O线路的性能稳定且未受保护的传输线路。 设置于数据传输线路上的一个串联阻性元件之前。 位于数据传输线路上的一个扇出点之前。 靠近IC和/或ASIC另一个需要考虑的布局问题是从电路板迹线至ESD抑制器的间隔 。目的是将该间隔 降至最小。与此迹线相关联的电感以及任何的封装寄生电感都将在保护电路中参加阻抗。本质上，随着与传输线路之间间隔 的增加，ESD抑制器变得越发与受其保护的信号线隔分开来。请记住，芯片将要承受抑制器两端的ESD电压和迹线阻抗两端的电压。理想的焊点位置在数据