第4章 组合逻辑电路

1、第四章第四章 组合逻辑电路组合逻辑电路4-14-1 组合逻辑电路的分析与设计组合逻辑电路的分析与设计4-34-3 组合逻辑电路的竞争冒险组合逻辑电路的竞争冒险4-24-2 常用常用组合逻辑电路组合逻辑电路 组合逻辑电路的分析与设计方法。组合逻辑电路的分析与设计方法。 从逻辑问题的描述中建立真值表。从逻辑问题的描述中建立真值表。 MSI扩展端的作用及正确使用。扩展端的作用及正确使用。 MSI的正确使用。的正确使用。逻辑电路逻辑电路组合逻组合逻辑电路辑电路时序逻时序逻辑电路辑电路功能：输出只取决于功能：输出只取决于 当当前的输入。前的输入。 组成：门电路，不存在组成：门电路，不存在记忆元件。记忆元

2、件。功能：输出取决于当前功能：输出取决于当前的输入和原来的的输入和原来的状态。状态。组成：组合电路、记忆组成：组合电路、记忆元件。元件。4.1.1 组合电路的特点组合电路的特点组合电路框图组合电路框图= F0（I0、I1, In - - 1）= F1（I0、I1, In - - 1）= F1（I0、I1, In - - 1）)( )(nntIFtY I0I1In-1Y0Y1Ym-1组合逻辑组合逻辑电路电路一、从功能上一、从功能上 二、从电路结构上二、从电路结构上没有没有电路电路三、组合电路逻辑功能表示方法三、组合电路逻辑功能表示方法真值表，卡诺图，逻辑表达式，波形图真值表，卡诺图，逻辑表达式，

3、波形图, 逻辑电路逻辑电路四、组合逻辑电路分类四、组合逻辑电路分类1. 按逻辑功能不同：按逻辑功能不同：加法器加法器 比较器比较器 编码器编码器 译码器译码器 数据选择器和分配器数据选择器和分配器 只读存储器只读存储器2. 按开关元件不同：按开关元件不同：CMOS TTL3. 按集成度不同：按集成度不同：SSI MSI LSI VLSI4. 1. 2 组合逻辑电路的分析组合逻辑电路的分析一、一、分析步骤分析步骤逻辑图逻辑图逻辑表达式逻辑表达式化简化简真值表真值表说明功能说明功能确定确定分析下图的逻辑功能分析下图的逻辑功能Y = Y2 Y3= A AB B AB.A B.A B.A. .A BB

4、Y1.AB&YY3Y2.二、二、 分析举例分析举例反演律反演律反演律反演律ABY001 100111001=A B.A B.Y = AB AB .AB.BAYA B = AB +AB=A B =1ABY逻辑符号逻辑符号=A BABY001 100100111分析图中所示电路的逻辑功能分析图中所示电路的逻辑功能CABCBABCAABCY CBAABC CBAABC 2.真值表真值表A B CY0 0 00 0 10 1 00 1 1A B CY1 0 01 0 11 1 01 1 111000000判断输入信号极性是否相同的电路判断输入信号极性是否相同的电路YABC&1分析图中所

5、示电路的逻辑功能，输入信号分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。是一组二进制代码。&ABCDY(1) 逐级写输出函数的逻辑表达式逐级写输出函数的逻辑表达式MX MA AB AB B XM MC MC CDXDXDXY &ABCDYMX(2) 化简化简 MA AB AB BABAB XMCMCAB CABCA BCABCDCABCDBABCDADCBA DABCDCBADCBADCBADXDXY(3) 列真值表列真值表A B C DA B C DYY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00

6、1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11111111100000000(4) 功能说明：功能说明：当输入四位代码中当输入四位代码中 1 的个数为奇数时输出的个数为奇数时输出为为 1，为偶数时输出为，为偶数时输出为 0 检奇电路检奇电路。DCABCDBABCDA DCBADABCDCBADCBADCBAY(1) 由逻辑要求，列出真值表由逻辑要求，列出真值表 (2) 由由真值表真值表写出逻辑表达式写出逻辑表达式 (3)化化简和变换逻辑表达式简和变换逻辑表达式 (4) 画出逻辑图画出逻辑图、4. 1. 3 组合逻辑电

7、路的设计组合逻辑电路的设计PLD（1）设定变量：）设定变量：二、二、 设计举例设计举例 设计一个三人多数表决电路，每人有一个电键设计一个三人多数表决电路，每人有一个电键,如果赞成如果赞成,就按电键就按电键, 用用1表示表示,如果不赞成如果不赞成,不按电键不按电键, 用用0表示表示,表决结果用指表决结果用指示灯来表示示灯来表示,如果多数赞成如果多数赞成,则指示灯亮则指示灯亮,否则否则,指示灯不亮。指示灯不亮。输入输入 A、B、C ， 输出输出 Y（2）状态赋值：）状态赋值：A、B、C = 0 表示表示不赞成不赞成Y = 0 表示表示指示灯不亮指示灯不亮1. 列真值表列真值表A、B、C = 1 表

8、示表示赞成赞成Y = 1 表示表示指示灯亮指示灯亮ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111ABCCABCBABCAY 最简与或式最简与或式最简与非最简与非-与非式与非式ABACBCY ABACBC CABCBABC ABACBC 3. 画逻辑图画逻辑图 用与门和或门实现用与门和或门实现ABACBCY ABYC&ABBC1&AC 用与非门实现用与非门实现 ABACBCY & 例例2. 2. 设计一个监视交通信号灯工作状态的逻辑电设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则

9、视路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理为故障状态，发出报警信号，提醒有关人员修理。1.列真值表列真值表输入变量：输入变量：1 - 亮亮0 - 灭灭输出变量：输出变量：R（红红）Y（黄黄）G（绿绿）Z（有无故障有无故障）1 - 有有0 - 无无列真值表列真值表R Y GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1100101112. 卡诺图化简卡诺图化简RYG0100 01 11 1011111YGRGRYGYRZ YGRGRYGYRZ 3. 画逻辑图画逻辑图&1&111RGYZ开工开工为为

10、“1”，不开工不开工为为“0”； G1和和 G2运行运行为为“1”，不运行不运行为为“0”。0111 0 0 1 0 100011 0 11 0 10 0 1 0 1 0 0 1 1 1 0 0 1 1 01 1 10 0 0A B C G1 G2ABCCABCBABCAG 1ABCCBACBACBAG 2ABC001001 11 101111ACBCABG 11 0 10 0 1 0 1 0 0 1 1 1 0 0 1 1 01 1 10 0 00111 0 0 1 0A B C G1 G2 100011 0 1ACBCABG 1ACBCAB ABCCBACBACBAG 2ABCCBACBA

11、CBAG 2 ABC001001 11 101111A BCA BC&G1G21. 组合逻辑电路的分析组合逻辑电路的分析分析步骤分析步骤逻辑图逻辑图逻辑表达式逻辑表达式化简化简真值表真值表说明功能说明功能确定确定复习复习【例例】分析下图电路分析下图电路&F&ABCC&ABABCF1F2F5F4F3(1) 由逻辑要求，列出真值表由逻辑要求，列出真值表 (2) 由由真值表真值表写出逻辑表达式写出逻辑表达式 (3)化化简和变换逻辑表达式简和变换逻辑表达式 (4) 画出逻辑图画出逻辑图2.组合逻辑电路的设计组合逻辑电路的设计PLD【例例】 干部民主评议，由干部民主评议，

12、由4个评委组成投票评议组，个评委组成投票评议组，其中书记代表其中书记代表2票。评议通过原则为：少数服从多数票。评议通过原则为：少数服从多数才通过。才通过。 试分别用试分别用与或门与或门和和与非门与非门来设计投票通过电路。来设计投票通过电路。4.2 常用组合逻辑电路常用组合逻辑电路半加器半加器 全加器全加器 加法器加法器(多位多位)一、一、 半加器半加器（Half Adder）两个两个 1 位二进制数相加不考虑低位进位。位二进制数相加不考虑低位进位。iiBA iiCS 0 00 11 01 10 01 01 00 1iiiiiBABAS iiiBAC 真真值值表表函数式函数式BA Ai+Bi =

13、 Si (和和) Ci (进位进位)逻逻辑辑图图曾曾用用符符号号国国标标符符号号半加器半加器（Half Adder）Si&AiBi=1CiCOSiAiBiCiHASiAiBiCiiiiiiBABAS iiiBAC 函函数数式式BA 二二、 全加器全加器（Full Adder）两个两个 1 位二进制数相加，考虑低位进位。位二进制数相加，考虑低位进位。 Ai + Bi + Ci -1 ( 低位进位低位进位 ) = Si ( 和和 ) Ci ( 向高位进位向高位进位 )1 0 1 1 - A 1 1 1 0- B+- 低位进位低位进位100101111真真值值表表1-1-1-1- iiiii

14、iiiiiiiiCBACBACBACBAS 1111- - - - - iiiiiiiiiiiiiCBACBACBACBAC标准标准与或式与或式A B Ci-10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1SiCiA B Ci-1SiCi0 01 01 00 11 00 10 11 1- S高位进位高位进位0卡诺图卡诺图全加器全加器ABC0100 01 11 101111SiABC0100 01 11 101111Ci圈圈 “ 0 ”1111 - - - - - iiiiiiiiiiiiiCBACBACBACBAS11- - - iiiiiiiCBCABAC1

15、-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 11- - - iiiiiiiCBCABAC最简与或式最简与或式圈圈 “ 1 ”逻辑图逻辑图(a) 用用与门与门、或门或门和和非门非门实现实现曾用符号曾用符号国标符号国标符号COCISiAiBiCi-1CiFASiAiBiCi-1Ci&1111AiSiCiBiCi-11(b) 用用与或非门与或非门和和非门非门实现实现1111 - - - - - iiiiiiiiiiiiiCBACBACBACBAS11- - - iiiiiiiCBCABAC&1&1111CiSiAiBiCi-1(c) 用用异或门异或门

16、实现实现-1-1-1-1 iiiiiiiiiiiiiSABCABCABCABC1 -1 -) ()(iiiiiiiiiiCBABACBABA1 -1 -)()(iiiiiiCBACBA1 - iiiCBA1111iiiiiiiiiiiiiiiiiiiiABCABCABABAB CABAB CAB-1111iiiiiiiiiiiiiCABCA BCABCABC-三、加法器三、加法器1. 4 位串行进位加法器位串行进位加法器特点：特点：电路简单，连接方便电路简单，连接方便速度慢速度慢 01230123BBBBBAAAAA C0S0B0A0C0-1COS SCIC1S1B1A1COS SCIC2S2

17、B2A2COS SCIC3S3B3A3COS SCI1 0 1 1+1 1 1 0实现多位二进制数相加的电路实现多位二进制数相加的电路2. 超前进位加法器超前进位加法器 作加法运算时，总进位信号由输入二进制数直接产生。作加法运算时，总进位信号由输入二进制数直接产生。1000000)(- - CBABAC011111)(CBABAC 1000001111)()(- - CBABABABA特点特点优点：速度快优点：速度快缺点：电路比较复杂缺点：电路比较复杂1 )(- - iiiiiiCBABAC逻辑结构示意图逻辑结构示意图集成芯片集成芯片CMOS：CC4008TTL： 74LS283超前进位电路超

18、前进位电路 S3 S2 S1 S0C3A3B3A2B2A1B1A0B0C0-1CICICICI 1 & & & & C O (C3) & & 1 & & & P3 S3 = 1 C2 & P2 S2 = 1 & 1 & & P1 S1 S0 = 1 = 1 1 & & 1 & 1 & & B3 A3 B2 A2 B1 A1 B0 A0 C-1 1 1 1 1 1 1 1 1 P0 C1 C0 C-1 逻辑图逻辑图超前进位集成超前进位集成4位加法器位加法

19、器74LS283 VCC B3 S3 CO A2 S2 A3 B2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 S1 B0 C1 GND A1 S0 A0 B1 A3 B2 A2 B1 A1 B0 A0 C1 74283 B3 CO S3 S2 S1 S0 74LS283逻辑框图 74LS283引脚图例例1 用两片用两片74LS283构成一个构成一个8位二进制数加法器。位二进制数加法器。 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 CO S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S

20、2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 在片内是超前进位，而片与片之间是串行进位。在片内是超前进位，而片与片之间是串行进位。加法器的应用加法器的应用 B1 B0 B3 B2 A1 A0 A3 A2 S3 74283 S2 S1 S0 C1 CO 0 8421码输入码输入余余3码输出码输出1 10 0例例2. 用用74283构成将构成将8421BCD码转换为余码转换为余3码的码码的码制转换电路制转换电路 。84218421码码余余3 3码码0000000

21、10010001101000101+0011+0011+0011CO4. 2 .2 编码器编码器编码：编码：用文字、符号或者数字表示特定对象的过程用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物）（用二进制代码表示不同事物）二进制编码器二进制编码器二二十进制编码器十进制编码器分类：分类：普通编码器普通编码器优先编码器优先编码器或或Y1I1Y2YmI2In二二进进制制代代码码信信息息输输入入编编 码码 器器 框框 图图一、普通编码器一、普通编码器用用 n 位二进制代码对位二进制代码对 N = 2n 个信号进行编码的电路个信号进行编码的电路3 位二进制编码器位二进制编码器(8 线线

22、- 3 线线)编码表编码表输输入入输输出出 I0 I7 是一组互相排斥的输入变是一组互相排斥的输入变量，任何时刻只能有一个端输入有效量，任何时刻只能有一个端输入有效信号。信号。输输 入入输输 出出0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Y2 Y1 Y0I0I1I2I3I4I5I6I73 位位二进制二进制编码器编码器I0I1I6I7Y2Y1Y0I2I4I5I31.1.二进制编码器二进制编码器输 入输 出I0I1I2I3I4I5I6I7Y2Y1Y010000000000010000000010010000001000010000011000010001000

23、00001001010000001011000000001111函数式函数式逻辑图逻辑图 用用或门或门实现实现 用用与非门与非门实现实现76542IIIIY 76321IIIIY 75310IIIIY 7654IIII 7632IIII 7531IIII Y0 Y1 Y2111I7 I6 I5 I4 I3I2 I1I0 &Y0 Y1 Y24567IIII23II01II用用 4 位二进制代码对位二进制代码对 0 9 十个信号进行编码的电路十个信号进行编码的电路其它常用其它常用二二-十进制编码十进制编码余余 3 码码 2421 码码 5421 码码 余余 3 循环码循环码 循环码循环码2

24、.2.二二- -十进制编码器十进制编码器二二-十进制十进制编码器编码器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3四位二进制代码四位二进制代码可以表示可以表示十六种十六种不同的状态，其中不同的状态，其中任何十种状态都可以表示任何十种状态都可以表示09十个数码，最常用的十个数码，最常用的是是8421码码。000111010000111100011011000000001118421 BCD 编码器编码器76542IIIIY76321IIIIY975310IIIIIY983IIYY3 = I8+I910000000011101101001& 1 1 1 1 1 1 I1 I2

25、I3 I4 I5 I6 I7 I8 I9二、优先编码器二、优先编码器优先顺序：优先顺序：I7 I0编码表编码表输输 入入输输 出出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0函数式函数式1. 3 位二进制优先编码器位二进制优先编码器456745675676745675676772IIIIIIIIIIIIIIIIIIIIIIIY24534

26、5671 IIIIIIIIY12463465670 IIIIIIIIIIY输入输入输出输出为原为原变量变量逻逻辑辑图图输入输入输出输出为反为反变量变量Y2Y1Y0111&1111111111117I6I5I4I3I2I1I0I1112Y1Y0YI7I6I5I4I3I2I1I0编码表编码表输入输入输出输出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 0 0 0 0 1 0 0 0 1 1 1 0 0 1 0 1 1 1 0 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1

27、1 0 1 1 12. 集成优先编码器集成优先编码器74LS148 (二进制二进制)输出使能端输出使能端74LS148 ：0I7I7I0I8个信号个信号输入端输入端 优先顺序优先顺序 3个二进制码个二进制码输出端输出端输入输入低电平有效低电平有效输入输入使能端使能端ST2Y1Y0Y低电平有效低电平有效优先编码工作状态标志端优先编码工作状态标志端SYESY输输 入入 输输 出出 1 1 ST0I2I3I4I5I6I7I 1I 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1 1 0 0

28、1 1 1 1 1 1 0 0 1 1 1 1 1 1 1优先编码器优先编码器74LS14874LS148功能表功能表 2Y1Y0YESYSY 1 1 1 1 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 10 1 1 0 1 1 0 0 0 1 1 0 1 0 11 1 0 0 11 1 1 0 1&111111Y0Y1Y2111111111YSYESI0I1I2I3I5I6I7I4STVCCGNDYS1234567816151413121110974148I4I5I6I7STY1Y2YESI3I2I1I0Y0优先编码器优先编码器74LS14874LS148电路及引脚电

29、路及引脚 01 1 1 1 1 1 1 1 1 1 1 1 1 1 10 0 0 0 1 1 1 1 工作工作 禁止禁止10 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 10 0 0 1 1 1 1 1工作工作 禁止禁止10 0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 10 0 1 0 1 1 1 1工作工作 禁止禁止10 0 1 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1工作工作 禁止禁止10 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 11 1 1 1

30、0 0 0 0禁止禁止 工作工作01 0 0 03. 二二-十进制优先编码器十进制优先编码器( )GND 1287654YYIIIII091233CC NYIIIIYU16 15 14 13 12 11 10 91 2 3 4 5 6 7 84.2.3 译码器译码器一、二进制译码器一、二进制译码器二、二二、二-十进制译码器十进制译码器三、显示译码器三、显示译码器4.2.3 译码器译码器编码的逆过程，将二进制代码翻译为原来的含义编码的逆过程，将二进制代码翻译为原来的含义一、二进制译码器一、二进制译码器 输入输入 n 位二位二进制代码进制代码如：如： 2 线线 4 线译码器线译码器 3 线线 8

31、线译码器线译码器4 线线 16 线译码器线译码器A0Y0A1An-1Y1Ym-1二进制二进制译码器译码器输出输出 m 个个信号信号 m = 2n1. 3位二进制译码器位二进制译码器 ( 3 线线 8 线线)真值表真值表函数式函数式0127AAAY 0120AAAY 0121AAAY 0122AAAY 0123AAAY 0124AAAY 0125AAAY 0126AAAY A0Y0A1A2Y1Y73 位位二进制二进制译码器译码器012 AAA01234567 YYYYYYYY0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0

32、 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 13 线线 - 8 线译码器逻辑图线译码器逻辑图000 输出低电平有效输出低电平有效工作原理：工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A0001111101110101011111101111101111100111110111011111111

33、01101101111111101111111&111111&1A0A1A2S2S3Y0Y1Y2Y3Y4Y5Y6Y7S12. 集成集成 3 线线 8 线译码器线译码器 - 74LS13874LS138的真值表的真值表 1S2S3S2A1A0A 0Y1Y2Y3Y4Y5Y6Y7Y 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1

34、 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 输输 入入输输 出出引脚排列图引脚排列图功能示意图功能示意图321 SSS、输入选通控制端输入选通控制端1S 0321 SS或或芯片芯片禁止禁止工作工作0 1321 SSS且且芯片芯片正常正常工作工作VCC 地地1324567816 15 14 13 12 11 10974LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3

35、S2 S1 Y7 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 3. 二进制译码器的级联二进制译码器的级联 两片两片3 线线 8 线线4 线线-16 线线Y0Y7Y8Y1574LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位高位Y7 A0 A1 A2 A3 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位低位Y7 10工作工作禁止禁止有输出有输出无输出

36、无输出 1禁止禁止工作工作无输出无输出有输出有输出0 78 15三片三片 3 线线- 8 线线5 线线 - 24 线线34 AA（1）（）（2）（）（3）输输 出出工工 禁禁 禁禁70 YY禁禁 工工 禁禁158 YY禁禁 禁禁 工工2316 YY0 00 11 01 1禁禁 禁禁 禁禁全为全为 174LS138 (1)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y0Y7 Y774LS138 (3)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y16Y7 Y2374LS138 (2)Y0 Y1 Y2 Y3 Y4 Y5

37、 Y6 A0 A1 A2 STB STC STA Y8Y7 Y15A0A1A2A3A414. 用二进制译码器实现组合逻辑函数用二进制译码器实现组合逻辑函数1）基本原理：）基本原理：二进制译码器又叫变量译码器或最小项二进制译码器又叫变量译码器或最小项译码器译码器,它的它的输出端提供了其输入变量的输出端提供了其输入变量的全部最小项全部最小项。0127AAAY 0120AAAY 0121AAAY 0, 1321 SSS0m 1m 7m 任何一个函数都可以任何一个函数都可以写成最小项之和的形式写成最小项之和的形式74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1

38、 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 2） 基本步骤基本步骤(1) 选择集成二进制译码器选择集成二进制译码器(2) 写函数的标准与非写函数的标准与非-与非式与非式(3) 确认变量和输入关系确认变量和输入关系例例1 用集成译码器实现函数用集成译码器实现函数ACBCABZ 3(1) 三个输入变量，三个输入变量，选选 3 线线 8 线译码器线译码器 74LS138(2) 函数的标准与非函数的标准与非-与非式与非式CBABCACABABCZ 37653mmmm 7653mmmm (4) 画连线图画连线图(4) 画连线图画连线图(3) 确认变量

39、和输入关系确认变量和输入关系CABAAA 012 令令76533YYYYZ CBABCACABABCZ 37653mmmm 则则74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA &Z3ABC1在输出端需增加一个与非门在输出端需增加一个与非门例例2 试用集成译码器设计一个全加器。试用集成译码器设计一个全加器。(1) 选择译码器：选择译码器：COCISiAiBiCi-1Ci选选 3 线线 8 线译码器线译码器 74LS138(2) 写出函数的标准写出函数的标准与非与非- -与非与非式式1-1-1-1- iiiiiiiiiiiiiCBAC

40、BACBACBAS 7421mmmm 7421mmmm 11- - - iiiiiiiCBCABAC1111- - - - - iiiiiiiiiiiiCBACBACBACBA7653mmmm 7653mmmm 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA 17421mmmmSi 7653mmmmCi (3) 确认表达式确认表达式1012 - - iiiCABAAAAiBiCi-17421YYYYSi 7653YYYYCi (4) 画连线图画连线图&Ci&Si功能特点：功能特点： 输出端提供全部最小项输出端提供全部最小项

41、电路特点：电路特点： 或门或门( (原变量输出原变量输出) )与非门与非门( (反变量输出反变量输出) )5. 二进制译码器的主要特点二进制译码器的主要特点二、二、 二二-十进制译码器十进制译码器(Binary-Coded Decimal Decoder)将将 BCD 码翻译成对应的码翻译成对应的十个十个输出信号输出信号集成集成 4 线线 10 线线译码器：译码器： 7442 74LS42输入：输入：8421BCD码码输出：低电平有效输出：低电平有效三、三、BCD代代码码半导体显示半导体显示(LED)液晶显示液晶显示(LCD)共阳极共阳极每字段是一只每字段是一只发光二极管发光二极管数码显示器数

42、码显示器aebcfgdabcdefgR+ 5 VYaA3A2A1A0+VCC+VCC显示显示译码器译码器共阳共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000 低电平低电平驱动驱动011100011111000000000010010000100七段显示译码器七段显示译码器共阴极共阴极abcdefgR+5 VYaA3A2A1A0+VCC显示显示译码器译码器共阴共阴YbYcYdYeYfYg 高电平高电平驱动驱动0000111111000010010011000011

43、0110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgdgfedcba A3 A2 A1 A0a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 00 0 0 1 0 1 1 0 0 0 0 10 0 1 0 1 1 0 1 1 0 1 20 0 1 1 1 1 1 1 0 0 1 30 1 0 0 0 1 1 0 0 1 1 40 1 0 1 1 0 1 1 0 1 1 50 1 1 0 1 0 1 1 1 1 1 60 1 1 1 1 1 1 0 0

44、 0 0 71 0 0 0 1 1 1 1 1 1 1 81 0 0 1 1 1 1 1 0 1 1 9驱动共阴极数码管的电路驱动共阴极数码管的电路 输出输出高电平高电平有效有效YaYbYcYdYeYfYgA3A2A1A011111111111111111111111驱动共阳极数码管的电路驱动共阳极数码管的电路A3A2A1A0YaYbYcYdYeYfYg 输出输出低电平低电平有效有效&1&111&1驱动共阳数码管的显示译码器驱动共阳数码管的显示译码器74LS247是把是把8421BCD码译成对应于数码管的七个字段信号，码译成对应于数码管的七个字段信号，驱动数码管，显示出

45、相应的十进制数码。驱动数码管，显示出相应的十进制数码。输入信号输入信号 A3，A2，A1，A0输出信号输出信号a bd ef g控制端控制端 LTRBIBI， VCCA1A2A3A0GND1234567816151413121110974LS247gLTBIRBIfedcbac灯测试输入端灯测试输入端LTRBI灭零输入端灭零输入端 BI灭灯输入端灭灯输入端 74LS247功能表功能表 输输 入入 输输 出出 显示显示 LTRBIBI3A2A1A0Aa bcdefg 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 1 1

46、 1 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 1 1 0 0 1 1 1 1 0 1 8 全灭全灭 灭零灭零 1 1 0 0 1 0 0 0 1 0 0 1 0 2 1 1 0 0 1 1 0 0 0 0 1 1 0 3 1 1 0 1 0 0 1 0 0 1 1 0 0 4 1 1 0 1 0 1 0 1 0 0 1 0 0 5 1 1 0 1 1 0 0 1 0 0 0 0 0 6 1 1 0 1 1 1 0 0 0 1 1 1 1 7 1 1 1 0 0 1 0 0 0 0 0 0 0 1 1 1 0 0 1 0 0 0 0 1 0 0 8 9 74LS247和共

47、阳极和共阳极TLRO5O1HRA数码管连接图数码管连接图 +5V+5Va a c cd d f fg gA A1 1A A2 2A A3 3A A0 01 12 23 34 45 56 67 71515141413131212111110109 974LS24774LS2478 8GNDGND3003007 7V VCC CC LT RBI BILT RBI BI1616b b e eIYD0D1D2D3SA1A0A0A1D0D1D2D3S4. 2. 4 数据选择器数据选择器能够从能够从多路多路数据输入中数据输入中选择一路选择一路作为输出的电路。作为输出的电路。一、一、 4 选选 1 数据选择

48、器数据选择器输输入入数数据据输输出出数数据据选择控制信号选择控制信号A0Y4选选1数据选择器数据选择器D0D3D1D2A11.工作原理工作原理0 0 0 1 1 0 1 1 D0D1D2D3D0 0 0D0D A1 A0 2. 真值表真值表D1 0 1D2 1 0D3 1 1Y D1D2D33. 函数式函数式 013012011010AADAADAADAADY 3. 函数式函数式013012011010AADAADAADAADY 4. 逻辑图逻辑图33221100 DmDmDmDm 1&11YA11A0D0D1D2D30 0 0 1 1 0 1 1 = D0= D1= D2= D3二、

49、集成数据选择器二、集成数据选择器1. 8 选选 1 数据选择器数据选择器74151 74LS151 74251 74LS251引引脚脚排排列列图图选通控制端选通控制端 SVCC 地地1324567816 15 14 13 12 11 10 974LS151D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y SA2 A0 地址端地址端D7 D0 数据输入端数据输入端数据输出端数据输出端、 YY 功功能能示示意意图图MUXD7A2D0A0A1SYY禁止禁止使能使能1 0 0 0 0D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7

50、0 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 012701210120AAADAAADAAADY ，选择器被禁止时当 1 S），选择器被选中（使能，选择器被选中（使能时时当当 0 S1 0YY0D1D2D3D4D5D A2 A1 A0 Y 1 0 1 0 0 0 0 D0 0 0 0 1 D1 0 0 1 0 D2 0 0 1 1 D3 0 1 0 0 D4 0 1 0 1 D5 0 1 1 0 D6 0 1 1 1 D7 6D7D74LS151的功能表的功能表 SY2. 集成数据选择器的扩展集成数据选择器的扩展两片两片 8 选选 1（74151）16 选选 1

51、数据选择器数据选择器A2 A1 A0 A3 D15 D81Y1S74151 (2)D7A2D0ENA0A1YY2D7 D074151 (1)D7A2D0ENA0A1SYY1低位低位高位高位0 禁止禁止使能使能0 70 D0 D7 D0 D7 1 使能使能禁止禁止D8 D15 0 D8 D15 0 四片四片 8 选选 1（74151）32 选选 1 数据选择器数据选择器1/2 74LS139SA4A3A2A1A0&Y74LS139 双双 2 线线 - 4 线译码器线译码器74151 (4)D7A2D0ENA0A1S4Y374151 (1)D7A2D0ENA0A1D0S1Y074151 (

52、2)D7A2D0ENA0A1S2Y174151 (3)D7A2D0ENA0A1S3Y2D7D8D15D16D23D24D311 1 1 1 1 0 7禁止禁止 禁止禁止 禁止禁止 禁止禁止 0 0 01 1 1 0 禁止禁止 禁止禁止 禁止禁止 使能使能 0 1禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 禁止禁止 1 01 1D0 D7 D8 D15 D16 D23 D24 D311 1 0 1 1 0 1 1 0 1 1 1 34 AA（1） （2） （3） （4）输出信号输出信号0 0工工 禁禁 禁禁 禁禁70 DD0 1禁

53、禁 工工 禁禁 禁禁158 DD1 0禁禁 禁禁 工工 禁禁2316 DD1 1禁禁 禁禁 禁禁 工工3124 DD译码器输出译码器输出00 Y01 Y02 Y03 Y四片四片 8 选选 1（74151）32 选选 1 数据选择器数据选择器真值表真值表使用使用 74LS139 双双 2 线线 - 4 线译码器线译码器三三、用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数1. 原理：原理：选择器输出为标准与或式，含地址变量的选择器输出为标准与或式，含地址变量的全部最小项。例如全部最小项。例如 而任何组合逻辑函数都可以表示成为最小项之和而任何组合逻辑函数都可以表示成为最小项之和的形式，故可

54、用数据选择器实现。的形式，故可用数据选择器实现。013012011010AADAADAADAADY 01270120AAADAAADY 4 选选 18 选选 12. 步骤步骤(1) 根据根据 函数变量个数函数变量个数 确定数据选择器的规模和型号确定数据选择器的规模和型号(n 选择器选择器地址码地址码，k 函数的函数的变量个数变量个数)(2) 写出函数的写出函数的标准与或式标准与或式和选择器和选择器输出信号表达式输出信号表达式(3) 对照比较确定选择器各个输入变量的表达式对照比较确定选择器各个输入变量的表达式 (4) 根据采用的根据采用的数据选择器数据选择器和和求出的表达式求出的表达式画出连线图

55、画出连线图3.3.应用举例应用举例例例1 用数据选择器实现函数用数据选择器实现函数BAF(1)可用可用 数据选择器数据选择器 74LS15374LS153 是双是双4 选选 1 数据选择器数据选择器 0 0 0D00 0 10 1 00 1 1Y D1D2D3G A1 A0 1 0(2) 标准与或式标准与或式BABAF数据选择器数据选择器(3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系令令 A1 = A, A0 = B0110ABBABABAF则则 D0 = 0 D1 =D2 = 1 D3 = 0ABDBADBADBADY3210 FA BY1/2 74LS153D3D2D

56、1D0A1A0ST(4) 画连线图画连线图013012011010AADAADAADAADY1 例例 2 用数据选择器实现函数用数据选择器实现函数(2) 标准与或式标准与或式ABCCABCBABCAF ACBCABF (1) 用用8 选选 1 数据选择器数据选择器 74LS151数据选择器数据选择器(3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系令令 A2 = A, A1 = B, A0 = C1 .1 .1 .1 .7653mmmmF则则 D3 = D5 =D6 = D7 = 1012701210120AAADAAADAAADY 771100mDmDmDY D0 = D1

57、 =D2 = D4 =01 1 1 0 1 0 0 0 A B C 0 F(4)画接线图画接线图(2) 标准与或式标准与或式ABCCABCBABCAF (1) 用用 4 选选 1 数据选择器数据选择器 74LS153数据选择器数据选择器(3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系令令 A1 = A, A0 = B01 BAABCBACBAF则则 D0 = 0 D1 =D2 = C D3 = 1法一：公式法法一：公式法ABDBADBADBADY3210 FA BY1/2 74LS153D3D2D1D0A1A0ST1C(4) 画连线图画连线图010110310YD A AD

58、 A AD A A用用74LS153实现函数实现函数 例例 3 ACBCABF (4) 画连线图画连线图(与方法一相同与方法一相同)法二：图形法法二：图形法按按 A、B 顺序写出函数的标准与或式顺序写出函数的标准与或式ABCCABCBABCAF 含变量含变量 C 的的 F 的卡诺图的卡诺图含变量含变量 Di 的的 Y 的卡诺图的卡诺图AB0101A1A001010CC1D0D1D2D3令令 A1 = A, A0 = B则则 D0 = 0 D1 =D2 = C D3 = 1例例4 用数据选择器实现函数用数据选择器实现函数 mZ148,9,10,12,3,4,5,6,7, 解解 (2) 函数函数

59、Z 的标准与或式的标准与或式DABCDCABDCBADCBADCBA BCDADBCADCBADCBACDBAZ 8 选选 1012701210120AAADAAADAAADY (3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系(1) n = k-1 = 4-1 = 3若令若令A2 = A, A1= B, A0= C(4) 画连线图画连线图则则D2=D3 =D4 =1D0= 0用用 8 选选 1 数据选择器数据选择器 74LS151ZA B C1DD1D1=DDmDmDmmmmDmZ 7654321 11100 mDDDD 765Y 74LS151D7D6D5D4D3D2D1

60、D0A2A1A0S方法一：公式法方法一：公式法则则方法二：图形法方法二：图形法 mZ148,9,10,12,3,4,5,6,7,ABCD0001111000 01 11 100011111001111100DmDmDmmmmDmmZ 76543210 111000 m, 1432 DDDDm 112 mDm 613 mDm 7Dm 514 m, , 010DDD DDDD 765令令 A2 = A A1= B A0= C L 74LS151 Q2 D0 D1 D2 D3 D4 D5 D6 D7 0 Q1 Q0 C B A 1 0 0 1 1 0 1 EN 计计数数器器 CP CP 0 L 0 0 1 0 0 1 1 1 0 t t 000 001 010 011 100 101 110 111 ，001010011100101110111=D1=1=D2=0=D3=0=D4=1=D5=1=D6=0=D7=1例例4 用用8选选1数据选择器实现并行数据到串行数据数据选择器实现并行数据到串行数据的转换。的转换。并并 入入串串 出出八选一数据选择器八选一数据选择器三位二三位二进制进制计数器计数器4. 2. 5 数据分配器数据分配器将将 1 路路输入数据，根据需要分别传送到输入数据，根据需要分别传送到