高频课设锁相频率合成电路设计

1、课程设计任务书学生姓名： 专业班级： 指导教师： 旷 海 兰 工作单位： 题 目：锁相频率合成电路设计初始条件：具较扎实的电子电路的理论知识及较强的实践能力；对电路器件的选型及电路形式的选择有一定的了解；具备高频电子电路的基本设计能力及基本调试能力；能够正确使用实验仪器进行电路的调试与检测。要求完成的主要任务：1. 集成电路构成锁相频率合成电路；2. 额定电源电压5.0V ，输出频率512KHz1023 KHz ；3. 通过跳线或拨码开关设置频率；4. 输出频率准确度高；5. 完成课程设计报告（应包含电路图，清单、调试及设计总结）。时间安排：12013年1月4日分班集中，布置课程设计任务、选题

2、；讲解课设具体实施计划与课程设计报告格式的要求；课设答疑事项。22013年1月5日 至2013年1月10日完成资料查阅、设计、制作与调试；完成课程设计报告撰写。3. 2013年1月11日提交课程设计报告，进行课程设计验收和答辩。指导教师签名： 年 月 日系主任（或责任教师）签名： 年 月 日武汉理工大学电子科学与技术专业课程设计说明书目录摘 要IAbstractII1、 绪言12、设计的主要基本原理22.1 锁相环的构成及基本原理22.1.1 鉴相器22.1.2 环路滤波器32.1.3 压控振荡器52.2 PLL频率合成器的原理53、总电路原理图设计73.1 锁相环集成电路CD404673.2

3、 分频计数器部分84、硬件安装与调试105、测试数据分析116、结束语137、参考文献14附录15 总原理图15 元件清单15本科生基础强化训练成绩评定表摘 要本文介绍锁相频率合成器的结构和工作原理，并用通常使用的锁相集成电路CD4046实现了一种锁相频率合成器。其中锁相环由鉴相器、环路滤波器和压控振荡器组成。频率合成一个或少量的高准确度高稳定的标准频率作为参考频率,由此导出多个或大量的输出频率.这些输出频率的准确度和稳定度与参考频率是一致的,频率合成器就是用来产生这些频率的部件.此种设计方法具有结构简单、稳定性好、精度高、易实现等特点。关键词：锁相环，CD4046, 频率合成器，鉴相器Abs

4、tractThe paper mainly introduce PLL frequency synthesizers structure and operating principle，and this time I applicate a PLL frequency synthesizer by using CD4046 .Phase-locked loop is componented by the phase detector, loop filter and VCO. Synthesis is that one or a small number of high-accuracy hi

5、gh-stability frequencys standard as a reference frequency, which derived more than a large number of output frequencys. The accuracy and stability of these output frequencys is consistented with the reference frequency, the frequency synthesizer is used to generate these frequency.The frequency synt

6、hesizer has the structure simplicity , stability regards , accuracy characteristics such as high , easy to come true.Key words: Phase-locked loop ，CD4046 ，Frequency synthesizer ，Phase detectorI1、 绪言频率合成技术是现代通信和电子技术的重要组成部分，它是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率。这种锁相环频率合成器的稳定度和准确度与基准频率相当，不产生额外的误差。

7、锁相环简称PLL，是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。自从20世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。如今，PLL技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。随着现代电子技术的飞快发展，具有高稳定

8、性和准确度的频率源已经成为科研生产的重要组成部分。高性能的频率源可通过频率合成技术获得。随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。2、设计的主要基本原理2.1 锁相环的构成及基本原理锁相环（PLL）是一个相位跟踪系统。图1显示了最基本的锁相环方框图。它包括三个基本部件，鉴相器（PD） 环路滤波器（LF）和压控振荡器（vco）。 图1 锁相环的基本组成框图2.1.1 鉴相器鉴相器，顾名思义，就是能够鉴别出输入信号的相差的器件。是一个相位比较环节，它把输入信号与压控振荡器输出信号的相

9、位进行比较，产生对应两信号相位差的误差电压。 是两信号相位差鉴相器特性可以是多种多样的，有正弦形、方波、三角形、锯齿形特性。它的电路有各种形式，主要有两类：1） 相乘器电路2） 序列电路：它的输出电压是输入信号过零点与反馈电压过零点之间时间差的函数。这类鉴相器的输出只与波形的边沿有关，适用于方波，通常用模拟乘法器构成。设输入信号为：VCO的输出信号：其中是VCO的自由振荡频率，是环路的一个重要参数。以为参考的最小时相位。从鉴相角度分析：都把它们看成相位。由于与的参考相位不同，不便直接比较，故需改用统一的参考相位，这样一来，可将入，出改写为：将上面两式相乘：环路的瞬时相位差：2.1.2 环路滤波

10、器环路滤波器的作用是滤除误差电压ud(t)中的高频成分和噪声，以保证环路所要求的性能，提高系统的稳定性。低通滤波器的频率特性为： 图2 低通滤波器特性为截止频率：即将大的频率成分衰减；而将小的频率成分保留。所以当LF的有下列关系时：则乘法器的输出信号经过LF之后，LF的输出信号为：这就是鉴相器滤波特性，因呈现正弦特性，称为正弦鉴相特性。图3 正弦鉴相器的鉴相特性其中，相位差为：应包括的相位。从这一点（相位）看，鉴相器鉴别的是输入、输出信号的相位差，称它为鉴相器。常用的环路滤波器有：RC积分滤波器、无源比例积分滤波器和有源比较积分滤波器。2.1.3 压控振荡器它是一个电压频率转换器，由控制产生相

11、应频率，使其频率朝着输入信号的频率靠拢，由于相位负反馈的作用直至消除频差实现环路锁定。一经锁定VCO的频率与输入信号的频率趋于一致。当入与出存在频差时，PD鉴出的相差就是消除频差使朝着变化所需的控制电压。其频率（瞬时）是控制电压的函数。电路不同，控制特性也不同，但在环路锁定点附近，总可以近似为直线。即可得到如下控制方程： 是VCO的控制灵敏度或增益2.2 PLL频率合成器的原理PLL频率合成器是由参考频率源、参考分频器、相位比较器、环路滤波器、压控振荡器、可变分频器构成。在锁相环路的反馈通路中接入分频器，便可得到锁相倍频电路，如图所示。图中i可来源于石英晶体振荡器，其振荡频率为i；o为输出电压

12、，其振荡频率为o；o经分频后与i进行相位比较。本环路锁定后，鉴相器输入的两个信号的频率相等，即i，所以输出信号的频率为oi，改变的数值，就可以得到i不同倍数的输出频率o。图4 锁相倍频电路在锁相环路的反馈通路中接入倍频器，便可得到锁相分频电路，如图所示。图中i可来源于石英晶体振荡器，其振荡频率为i，。为输出电压，其振荡频率为；经分频后与i进行相位比较。当环路锁定后，鉴相器输入两个信号的频率相等，即i，所以输出信号的频率为oi。图5 锁相分频电路3、总电路原理图设计本次设计的主要电路是由通用的CMOS锁相环集成电路CD4046及两块加法计数器74LS161芯片、一块反相器74LS04芯片组成。3

13、.1 锁相环集成电路CD4046CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V18V），输入阻抗高(约100M)，动态功耗小，在中心频率f0为10kHz下功耗仅为600W，属微功耗器件。其内部电路如下图所示。图6 CD4046内部电路图输入信号 Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器、的输入端，图3开关K拨至2脚，则比较器将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压U则反映出两者的相位差。U经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号

14、频率f1。VCO的输出又经除法器再进入相位比较器，继续与Ui进行相位比较，最后使得f2f1，两者的相位差为一定值，实现了相位锁定。若开关K拨至13脚，则相位比较器工作，过程与上述相同，不再赘述。压控振荡器需要外接电阻R1、R2和电容C1。R1、C1是充放电元件，电阻R2起频率补偿作用。VCO的振荡频率不仅和R1、R2以及C1的取值有关，还和电源电压有关，电源电压越高振荡频率越高。由CD4046的datasheet中电阻电容的阻值与输出频率范围的曲线图可大致确定其外围参数如下：R1=10K，R2=100K，R3=5K，R5=100K，C1=100pF，C2=1nF。锁相频率合成器的外围电路如下图

15、所示。图7 CD4046外围电路图3.2 分频计数器部分对于74LS161，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，这个时候为异步复位功能。当CR=“1”且LD=“0”时，在CP信号上升沿作用后，74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态一样，为同步置数功能。而只有当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计数器加1。74LS161还有一个进位输出端CO，其逻辑关系是CO= Q0·Q1·Q2·Q3·CET。合理应用计数器的清零功能和置数功能，一片74LS16

16、1可以组成16进制以下的任意进制分频器。本次设计中利用该芯片与反相器构成可变分频器。74LS161芯片的的CLK输入端接入固定频率的信号1MHz，进位输出端RCO的值接入锁相集成电路CD4046的信号输入端。连接图如图 7 所示。图8 分频计数器本次设计是在锁相环路的反馈通路中接入分频器，便可得到锁相倍频电路，其信号来源是CD4046的信号输出端得到的信号，将其进位信号接入锁相集成电路CD4046作为比较信号输入。其反馈通路的电路如图 所示。图9 倍频反馈电路4、硬件安装与调试根据设计完成的电路原理图，将各芯片，集成电路，贴片电阻，电容焊接好。全部完成后，再检查是否有虚焊或者漏焊，对照电路图仔

17、细检查一遍。检查无误之后便可接上电源和信号源，以及示波器来观察。其中，给74LS161和74LS04供电的电源为+5V，给CD4046的供电电源为+7V，接入的固定频率信号为1MHz，示波器显示的为CD4046的输出。在调试的过程中需注意R1、R以及C1的选取，选取不同的R1、R2、C1并通过拨码开关合理设置可变分频系数N就可获得不同频率范围的输出信号，同时根据所需情况选取合适的滤波器，设置不同的参考分频系数即可改变频率间隔。并要通过调节可变电阻使输出稳定。刚开始检查的时候发现输出的频率在一百多千赫兹到五百多千赫兹，并不是在要求的512KHz到1023KHz中间。就这样，我检查了几次我板子的焊

18、接问题和连线等情况，发现都是好的，只好再回过头去检查原理图，然后在看CD4046的Datasheet的时候发现，有一个电容的值和一个电阻的值选得不是很对，然后把这两个元件换上后还是发现达不到一兆赫兹，这时，听到有个同学说，应该调一下CD4046这个集成电路的供电电压。于是，我又把电路改了一下，由于之前的供电电压都是5v的，现在得把CD4046拿出来单独供电。果然，问题得到了实质性的解决，当Vcc调到7V左右时，CD4046的输出范围便可以达到两百多千赫兹到1.08MHz左右了。5、测试数据分析图10 fo=279.3KHz 图11 fo=561.8KHz图12 fo=628.9KHz 图13

19、fo=787.4KHz图14 fo=943.4KHz 图15 fo=1.028MHz通过调节拨码开关可以得到从两百多千赫兹到1.08MHz左右，记下的其中六个输出状态如上图所示。该电路的输出频率f o理论值为输入的固定频率值f 经过第一个74LS161分频后的频率f1=f / n1，其中n1为其分频系数，最大为16分频，与第二个74LS161的分频系数的乘积。即f o =（f / n1）* n2 n2为反馈通道上74LS161的分频系数。但是由于电路焊接等引起了一些误差，结果并不是很精准，经过多次调试仍然改进效果很微小，但是输出的频率范围能实现要求的512KHz1023KHz。6、结束语经过将近一周的焊接和调试，终于完成了此次锁相环的设计任务。第一天的时候，主要是弄清楚整个设计要涉及到的原理然后确定好基本的方案，几经斟酌，最后选择了比较通用的锁相集成电路CD4046，然后用proteus软件进行了原理图的设计及仿真。虽然整个过程中遇到了一些问题，但是在同学热心的帮助下，我基本完成