FPGA实验报告实验2

1、西南科技大学实验报告课程名称：实验名称：基于 HDL十进制计数、显示系统设计姓 名：学 号：班 级：通信1301指导教师：刘桂华西南科技大学信息工程学院制基于HDL十进制计数、显示系统设计实验目的1、掌握基于语言的ISE设计全流程；2、熟悉、应用VerilogHDL描述数字电路；3、掌握基于Verilog 的组合和时序逻辑电路的设计方法；4、掌握chipscope片内逻辑分析仪的使用与调试方法。实验原理1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数 码管、发光二极管等进行显示。便能控确十进制计 时钟端 数器I异步清零端一一I:FPGA"进位2、模块端

2、口信号说明：输入信号：Clk_50m -系统采样时钟clk 待计数的时钟clr 异步清零信号，当clr=0 ，输出复位为 0，当clr=1，正常计数ena 使能控制信号，当en a=1，电路正常累加计数，否则电路不工作输出信号:q6 : 0 驱动数码管，显示计数值的个位cout1bit数据，显示计数值向十位的进位COM 共阳级数码管，公共端(接地，参考开发板原理图3、以自顶向下的设计思路进行模块划分：整个系统主要设计的模块是：十进制计数模块和数码管驱动模块， 由 于实验板的按 键为实现硬件防抖，则需要将按键输入的时钟 clk，先通 过消抖模块消抖后，再输出至后续使用。1) 十进制计数器模块设计

3、输入：CLK待计数的时钟CLR 异步清零信号，当CLR =0，输出复位为0,当CLR =1,正常计数。EN 使能控制信号，当EN=1，电路正常累加计数，否则电路不工作输出：SUM3:0 计数值的个位。即，在 CLK上升沿检测到SUM=9时，SUM将被置0，开始新一轮的计数。tc计数值的十位进位，即：只有在时钟 CLK上升沿检测到SUM=9时，TC将被置1，其余情况下TC=O;在设计中可以使用always， if-else-if 语句实现，设计中注意不要在两 个以上的always模块中对同一个变量进行赋值，否则会产生多重赋值源（multi-source ）的问题。2）数码管显示驱动模块（） 输入

4、：input43:0 待显示的数值 输出：out76:0 驱动数码管的七位数值（注意下表中out的对应位）输入sum输出out数ABCD3210码out0out1out2out3000000000100011001200100010300110000401001001501010100601100100701110001810000000910010000A10100001b10111100C11000110d11011000E11100110F111101113）消抖模块（1）按键抖动的产生原因：通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性作用，一 个按键开关

5、在闭合时不会马上稳定地接通，在断开时也不会一下子断开。 因而在闭 合及断开的瞬间均伴随有一连串的抖动，为了不产生这种现象 而作的措施就是按键消抖。（2）本次实验提供的消抖模块简介elk电平检查榛块moduk.v延时模块clk outdebou nce_m（xjLileN电平检查模块：检测输入的按键是否被按下或者释放，并分别将 H2L_Sig,L2H_Sig拉高，并随后拉低，给出按键的操作信息。延时模块：对输入的信号变化时刻进行计时并观察信号的变换情况，对输出端口进行 恰当地赋值 实验资料中将给出消抖模块设计源代码。对模块的具体设计 细节不需理解，消抖模块不要求仿真三、 实验步骤1、创建工程。

6、为工程，为工程命名、指定存储路径个文件夹。2、计数器及数码管驱动模块设计创建VHD模块文件，对各个模块进行设计 (1)计数器模块代码编写module cnt10(clk,clr,en,sum,tc);input clk,clr,en; output reg 3:0 sum;output tc; assign tc=(sum=4'b1111); always (posedge clk ,negedge clr) beginif(clr) sum<=4'b0000;else if(en)begin sum=sum+1'b1;if(sum=4b'1010) su

7、m<=4b'0000; end else sum<=sum;end endmodule(2)数码管驱动模块代码编写 module led( input 3:0 input4,output reg 6:0 out7);always (input4)begincase(input4)4'd0:out7=7'h01;4'd1:out7=7'h4f;4'd2:out7=7'h12;4'd3:out7=7'h06;4'd4:out7=7'h46;4'd5:out7=7'h24;4'

8、d6:out7=7'h20;4'd7:out7=7'h0f;4'd8:out7=7'h00;4'd9:out7=7'h04;default out7=7'h0;endcaseendendmodule3) cnt10 与 led 模块的组合module top_2(clk,clr,ena,tc,out7);input clk,clr,ena;output tc;output 6:0 out7;wire 3:0 sum;cn t10 cn t(clk,clr,e na,sum,tc);led Ied1(sum,out7);en dmo

9、dule(4)综合仿真首先对计数器和数码管驱动两个模块进行综合，无误后编写测试激励文件，进行仿真。激励文件及仿真结果如下：End Tlme2000 ns期'IkDrJldrlJleni.yitcCurrefll SimilirtiDn rimQiooaritDflS25Q neSQDriS1 1 11 .1 l.lIlli750 nsI I I II I I1IHOQCI1 1 1 1 1 1111500 ns1 ?50 fieI . I II I I I. II2QOO fK I I :um|：r ：IJ41I9-|； X4'hlXX3X*tl<>(rns <

10、; iri6 X w? X4，h® > 巧9 :jr oX-i hl :<,怕你诃141!nI3* lurtH04.|ifUm|0|i& tcir B<PE.?!iaD|31：0j.:3?'hOOBIJ0CI64血 DUTY.6丫CL耳D ®i|0FFSET|31H32Tnm:OH7fi4*IkaI匚n札lr1& en>1 iI>：ERRCiR.(J2-MJOOaO0OOI :(r n ：r ： Th： , r- 5：Via、4' <4hF /'4'h7 :ilr *hS 具叭齢竹订 厂：；

11、厂F；F(丁 0 ：1 / l'h2u011ML；HWQ'&Kinsui43：JMb叩血刿 yiinpJt42| Jl inpjt<i|.3(0Ll7|b：JCurrwi fimukrtinnTimfi 10M inJ n：51 DO ns2 DO ns30 0 n sI I I I I I I I I I I I I I I I 1 I400 ns500 nsGODhb00 ns1 1 I I 1 1 1 1 I I 1 1BOO 03aOOns TDOO ns1 1 1 1 1 1 1 1 1 1 1郞 CWlh 0【7h0l ：71 HF <C严低X

12、?hoi、X 竹昇 X J'hiJ V、攻17'M)F X 7'hOOi X 7hD41«JI DUt；|6l! 11ni*MimJ. np n.-F aiTX_ERPCR._4 I PUlJll0如I rilt7|4lEil "11713(111 I411 nui7|0f1e 审 ntuun.oc4J! np -14 】JUULUU.U得到正确的仿真图形后进行这两个模块组合的综合，创建激励文件,进行仿真。激励文件与仿真结果如下:End Tim*:20000网0J TLnLTLlTLJTU-LJyi< r1胡旳1yll.0+ <X,uuf

13、7|0.D7hC0rraoiwSniFrcurrent KimuwianTimfc ?0 DO nsD nsHO ng500ins75C nsn000rrs1250 ns1SDO ns17!iD2000 n1 1 1 1 1 1 11 111 11 111 1 1 1 1 111 11 11Q S<out7 :U:?h：l <T''i+: <"il：堺h鬲洛F心环岀师岡疗110八严时，.币04了而1）汗时榔：皿怖巧引； 0：；7'MFX0创.皿创可1II1.|0 Du】T鬥aa； ouirrflaO. OUf73|1q. ou17；1创.nu

14、lJll1Dijrf70|1 51FEFlOD|31 Jfl3.STiOODOODMQ：lDUTTCCfCL£05n 5D IQFSETRIU儿ffA dir1dJ_LTLTLn 丁丁 LrrT_TLTLP惑附1I na13、拷贝消抖模块代码：，组合完成消抖模块。4、将消抖模块，十进制计数器，数码管驱动模块组合为一个系统。编写代码如下：module seg_top(clk_50M,clk,clr,e na,out,cout,com);input clk_50M,clk,clr,e na;output com,cout;output 6:0 out;wire clk_out;assig

15、 n com=0;debou nce_module u3(clk_50M,clr,clk,clk_out);top_2 top2(clk_out, clr,e na,cout,out);en dmodule然后进行顶层综合。5、引脚锁定引脚锁定表信号名引脚号信号名引脚号信号名引脚号clrP20AP102EP112enaP32BP99FP100elkP57CP107GPI 06clk 50niP80DPl 09COMP126coutP29根据引脚锁定表，编写约束文件，如下:ITET F*clkfR LOC = P57| TOSTAMDAD = LVCMOS33 | FTJLLtOWN;HET %

16、丄忙刃LCC = P6Q | IOSTANDARD = LVCHO5S3 ;HETLOG = PSQ| IQSTANDARD = LVCHQS33；WET "ena，r LOG - P33| 工OSTANDARD LVCMO333;HETwoutOJ ,FLOC=PLO21IOSTANDARD=LVCHO533；# DATJLOaMET,#DUt 1 *FLOC=P991IOSTANDARD=LUCMOSS3;DAT11rWET"out Z FPLOC=PL071IO5TANDARD=LVCMO533；DATA3cMET"out 3 ,rLOG=PL091IOST

17、ANDARD=LA/匚 MOS33；*DATA3dMET，Tout 4 rrLOC=P1LZ1IOSTANDARD=LVCMOS33；DATA4EHETrfout 5 rpLOC=Pion1IOSTANDARD=LVCMOS33；DATASfMETrtout 6 rfLOC=P1061IOSTAWDARD=LUCMOSt33.；DATA 69NET "COM：” LOC = P126 | TOSTANDARD = LVCWOS33; # DATA?DIG6、综合报告Tjwn ay司曲3 JtofiKrtiei=Ik ES L«74il LTt l! : x at l cbr

18、iniaeamt's岂科皿亦蘇p*lK肝曲t- Errcra .d 甲皙rl:e口岂 吕和血"" M"5：-E.pe s| f t Ul i.1 6.1 j Cib n-GiEAiJAEs fit? H«EZ4Z Pl hc - ard BuulLie N -3 s-ecciilKLl Cujf«ni N曲强吐当t Aijfrct ?r«4rii4££)酝連二a叭S-uATry口 曲通1山de電总沪 Filter j.|L£ 口 0 i £pl-A.y Irirftii an*, al

19、Vas ea.eDe-s-j S mn-ery Ccntenl. s£1.”Pv 111 liL閒i DjiI-q. flrr&rs 4iniB£3F iiiliMr 匚 ori5tif弘呼Nld評XP ProffrfetiQMl |1Fr*j*et Pilifaxhur血gU Ut 3 EhCau iaft1 Slat*:丹二孕ikirn-nE ?il* vno'TA.tifrJIqi-hJI a .OB.： KrrwE：时 Err et eTwr fF 1 II ftij r r-'* VHFHiFBgSTP if in l anFr«

20、Jn>-l VercieuTE 10 1 at - mvnhU” Kiititiac£：Kll Wj G R Cf I L !' -1 f Bi il *dUeii币石廿!： TiimiLc Cstr aantslALL 匸tnsHiJiMi； FluUei £jie<y -! 1 jrtic Defwull: (taxlcckttl* Fi Ji<l Tifeiflf, S-cc-i" e0 CJ LH L D.r Ke TICCF 1. JEl » i # a Ul i 1 £ 7-&1 a * 主ur 買

21、Nwbw qE Slicv Flip FiveSnibw df 4 injuit UJTtLvci £ atrlixtiwHrLpLeT ciE nc cujiedl ElieeaEli七空SIic«= oaiktuninr oaly ral ktac 1 科呂Tnil al VuB'lirr *f 4 w>|ii t TJIFT乐14 E3 aUdfldt fiegam Jt即曲 EVscdtaie1G&Eloot01Er：:LlLIdtt Cs)阅读综合结果报告，记录其中关于时钟频率、资源消耗等关键数据如下:Device utilization s

22、uttimary:Selected Device ; 3s5OOepq£O0Munriber of Slices :44out of4556Nunitier c£ Slice Flip Flops :争专out- a£9312Nunriber of T input LUTs:34out of9312Nuiiiber cf I Os :13Mumbet of bonded lOBs:13Out of15SNuittoer cf GCLKs ：1out- a£21Timing Sumtiaary!Speed Crade: 4Minimum period: 6

23、.143ns （Baximum Frequeuey: 162 * 767HHe）Hinlmum input rriva丄 time before clock: 2 .3 60nsMaxltiiutti output reejuired tiioe after 亡丄ocfc: 5.095asMaJtiHium cortito met lions 1 jiath de lay: JJo pat 11 found.7、顶层模块完成后，双击Impleme nt Desig n ，进行布局布线，双击Gen erate Programmi ng File生成下载文件，双击 Con figure Targe

24、tDevice，按照提示完成下载。8下载后，改变拨动开关和按键，观察结果。9、使用chipscope片内逻辑分析仪对设计进行硬件调试，验证设计是否正确。掌握该调试方法和调试步骤。四、实验结果及分析1、对计数器时序图分析：当clr为低电平时（复位信号采用低电平有效），计数器输出0000, 当elk, en （高电平有效）为高电平时，计数器开始正常计数，时钟 信号每来一个上升沿，sum输出端口从0000增加到1001，进位tc变 为为1，再来一个上升沿后，tc变为0，sum又从0000开始计时。显 然时序图符合预期功能，故功能仿真正确。2、对数码管驱动时序图分析：当输入信号从0000变化到1001

25、时，输出信号对应于数码管真值 表中输出的变化。显然功能仿真正确。3、对数码管驱动与计数器的组合模块时序图分析：当输入复位信号en为高电平,clr为高电平时，每来一个时钟信号， 输出out7也变化一次，且变化与数码管驱动真值表中输入从一到十变化 时的输出变化一致。功能仿真真确。1、如何用两个或一个 always 实现十进制计数模块写出相应代码。 module cnt10(clk,clr,en,sum,tc );input clk,clr,en;output reg 3:0 sum;output tc;assign tc=(sum=4'b1111);always (posedge clk

26、,negedge clr)beginif(clr) sum<=4'b0000;else if(en)begin sum=sum+1'b1;if(sum=4b'1010)sum<=4b'0000; endelse sum<=sum;endendmodule2、如何用 always ，或 assign 实现数码管的驱动设计写出相应代码。 module led(input 3:0 input4,output reg 6:0 out7);always (input4)begincase(input4)4'd0:out7=7'h01;4'd1:out7=7'h4f;4'd2:out7=7'h12;4'd3:out7=7'h0