第08讲 加法运算与加法电路

1、数字逻辑设计加法运算与加法电路加法运算与加法电路一位全加器的实现一位全加器的实现4位行波进位加法器l优点优点：结构简单、造价较低；：结构简单、造价较低；l缺点缺点：进位信号由低位向高位逐级传递，当加法器的长度：进位信号由低位向高位逐级传递，当加法器的长度 n 较大时较大时 （例如（例如32或或64），进位信号的传播延时很大。），进位信号的传播延时很大。l改进思路改进思路： 先行进位加法器先行进位加法器 进位链进位链 。加法器的先行进位进位链加法器的先行进位进位链推导l实例：实例：4位加法器中每一位（位加法器中每一位（i = 0 3）的进位信号）的进位信号 a 2 b 2 a 1 b 3 a 3

2、 b 1 a 0 b 0 c 2 c 4 c 3 c 1 c 0 g 2 g 3 g 1 p 2 p 3 p 1 g 0 p 0 4 位加法器的先行进位进位链l根据布尔表达式（根据布尔表达式（4 - 8）、（）、（4 - 9）、（）、（4 - 10）和（）和（4 - 11）画）画出先行进位链的原理图。出先行进位链的原理图。4 位加法器的先行进位进位链分析l符号图：符号图：l分析：分析：l低位进位信号低位进位信号c 0 到达进位链输出端（到达进位链输出端（c4，c3，c2，c1）所经历的延迟时间大体相同。所经历的延迟时间大体相同。l对于处于相对高位的对于处于相对高位的c4 来说，其延迟时间缩小！

3、来说，其延迟时间缩小！l随着随着 i 的增大，相应电路的复杂度也增大。的增大，相应电路的复杂度也增大。l当加法器的长度当加法器的长度n 较大时，可将其分组，组与组之间较大时，可将其分组，组与组之间可以采用行波进位的方法，或在组间也采用先行进可以采用行波进位的方法，或在组间也采用先行进位的方法。位的方法。 4位先行进位加法器 sum 3 c 3 a 3 b 3 full_adder sum 2 c 2 a 2 b 2 full_adder sum 1 c 1 a 1 b 1 full_adder sum 0 c 0 a 0 b 0 full_adder 先先 行行 进进 位位 链链 c 0 a

4、3 b3 a 2 b2 a 1 b1 a 0 b0 c 1 c 2 c 3 c 4 c 4 a 3 b3 a 2 b2 a 1 b1 a 0 b0 sum 3 sum 2 sum 1 sum 0 有符号数的表示方法和算术运算l定点数：小数点的位置固定，常用的定点数：小数点的位置固定，常用的2种形式种形式是：是：l小数点放在最低位之后，这种形式表示的是整数。小数点放在最低位之后，这种形式表示的是整数。l小数点放在最高位之前，这种形式表示的小数。小数点放在最高位之前，这种形式表示的小数。l从数学的观点出发，这从数学的观点出发，这2种形式没有本质的差别，仅仅相差种形式没有本质的差别，仅仅相差一个比例

5、系数。以下叙述中把小数点放在最低位之后，符号一个比例系数。以下叙述中把小数点放在最低位之后，符号位放在最高位之前。位放在最高位之前。 符号位 0 代表正 1 代表负 数值部分（绝对值） 二进制定点数的原码表示形式l小数点的位置只是一种约定，并不需要专门的小数点的位置只是一种约定，并不需要专门的硬件作标记。硬件作标记。 取出X原，Y原 |X| |Y|？ 求出 R = |X| + |Y| 求出 |X|，|Y| 是 否 否 在 R 的最高位处添加上 X原的符号位，得X+Y原 是 求出 R = |Y | - |X| 求出 R = |X| - |Y| 符号位相同？ 在 R 的最高位处添加上 Y原的符号位

6、，得X+Y原 运算过程过于复杂，很少应用运算过程过于复杂，很少应用 原码加法流程图 二进制定点数的补码表示形式l设二进制定点数设二进制定点数X的表示形式为：的表示形式为： X = 0 x n -2 x n -3x ix 0 （字长（字长 n 位，最高位，最高位为位为 0）l由由X求求X补补的规则：的规则：l当当X为正数时，为正数时，X补补 = X = 0 x n -2 x n -3x ix 0l当当X为负数时，为负数时， （按位求反后末位加（按位求反后末位加1）l由以上规则求出的由以上规则求出的X补补的的最高位为符号位最高位为符号位：l符号位为符号位为 0 代表正数；代表正数；l符号位为符号位

7、为 1 代表负数。代表负数。1x.x.xx0X032inn补求补举例l由由X求求X补补举例：举例：l【例【例4.1】：】： X = +01101，求，求X补补： X为正数，为正数， X补补 = X = 01101l【例【例4.2】：】： X = 01101，求，求X补补： X为负数，为负数， l第第1步：对步：对X按位求反：按位求反： 01101 10010l第第2步：末位加步：末位加1： 10010 10011由X补求Xl由由X补补求求X的规则：的规则：lX补补的符号位为的符号位为0（正数）时，（正数）时， X补补= X（二者相同）（二者相同）lX补补的符号位为的符号位为1（负数）时，求（负

8、数）时，求X分分2步走：步走：l第第1步：包括符号位在内按位求反；步：包括符号位在内按位求反；l第第2步：在第步：在第1步的结果上末位加步的结果上末位加 1，再在数值，再在数值前添加负号。前添加负号。l【例【例4.3】：】： X补补= 10011，求，求X：l第第1步：包括符号位在内按位求反：步：包括符号位在内按位求反： 10011 01100l第第2步：末位加步：末位加1，再添负号：，再添负号： 01100 01101补码的加法运算l补码加法中的补码加法中的“溢出溢出”问题：问题：【例】：【例】： X = 01011， Y =01000 X补补= 01011， Y补补= 01000执行补码加

9、法：执行补码加法：X+Y补补 = 01011 + 01000 = 10011l结果不正确，因为结果不正确，因为2个正数相个正数相加的结果绝不应该是负数！加的结果绝不应该是负数！l分析原因：分析原因：l本例字长本例字长 5 位，而本例的位，而本例的(X+Y)超过了字长所能表示的范围。超过了字长所能表示的范围。 取出X补，Y补 X补+Y补 结果为X+Y补 若最高位有进位 将其舍去 X补和Y补 的符号位同 样参加运算 补码加法运算（续）l发现发现“溢出溢出”的方法（方法之一）：的方法（方法之一）：1.把操作数把操作数X补补和和Y补补的符号位向左扩展的符号位向左扩展1位，并位，并且新扩展的符号位与原来

10、的符号位取值相同。即且新扩展的符号位与原来的符号位取值相同。即 X补补和和Y补补的字长由原来的的字长由原来的 n 位扩展到（位扩展到（n + 1）位。位。2.补码加法运算规则不变，即补码中各位（包括补码加法运算规则不变，即补码中各位（包括2个符号位在内）按照同样规则参加运算。个符号位在内）按照同样规则参加运算。3.若运算结果的若运算结果的 2个符号位取值不同，表示运算结个符号位取值不同，表示运算结果果“溢出溢出”（应当发出报警信号）；否则运算结（应当发出报警信号）；否则运算结果正常。果正常。补码加法运算（续）l补码加法示例：补码加法示例： X补 00 1001 ( 9）10 Y补 00 001

11、1 ( 3）10 X补+Y补 00 1100 ( 12）10 运算结果中的 2 个符号位取值相同，情况正常 操作数中的符号位和其它位同样参加运算，本例的最高位处没有产生进位 补码加法运算（续）l补码加法示例：补码加法示例： X补 001001 ( 9）10 Y补 001010 ( 10）10 X补+Y补 010011 ( 19）10，超出约定范围 运算结果中 2 个符号位取值不同，发生“溢出” 符号位同样参加运算，本例的最高位处没有产生进位 补码加法运算（续）l补码加法示例：补码加法示例： X补 111001 ( 7）10 Y补 001010 ( 10）10 X补+Y补 000011 ( 3）

12、10 运算结果中 2 个符号位取值相同， 情况正常 最高位发生进位，简单地舍去即可 补码加法运算（续）l一个补码加法器的实例一个补码加法器的实例 ：补码的减法运算l补码减法运算规则：补码减法运算规则：l为了发现运算过程为了发现运算过程中是否发生中是否发生“溢溢出出”，继续采用双，继续采用双符号位的补码形式。符号位的补码形式。l 表示对表示对Y补补执行求补操作，即执行求补操作，即l第第1步：包括符号步：包括符号位在内按位求反；位在内按位求反；l第第2步：末位加步：末位加1。 取出X补，Y补 结果为XY补 若最高位有进位 将其舍去 X补，Y补 的符号位同 样参加运算 补补补YX 由Y补求Y补|补：

13、 末位加 1 Y补按位求反 补补Y s4 s3 s2 s1 s0 x4 x3 x2 x1 x0 y4 y3 y2 y1 y0 s4 s3 s2 s1 s0 X补(3.0） Y补(3.0） 5bit_adder sub_add overflow sub_ add = 1 时， 做减法； sub_ add = 0 时， 做加法。 一个补码加法 / 减法器的实例 l由于补码加法与补码减法的流程相差甚少，唯一由于补码加法与补码减法的流程相差甚少，唯一的差别是补码减法操作中需要对的差别是补码减法操作中需要对Y补补多作一次求多作一次求补操作。补操作。BCD 码形式的十进制数加法运算l例例： 1位位 842

14、1码十进制数加法器码十进制数加法器l手工设计手工设计：有多种方法可供选择，例如有多种方法可供选择，例如l列出真值表，写出相应的布尔表达式，最后导出电路图。列出真值表，写出相应的布尔表达式，最后导出电路图。 （由于输入变量个数多达（由于输入变量个数多达9个，此设计过程可能比较繁琐）个，此设计过程可能比较繁琐） l借助普通的二进制数加法器，再加上辅助的修正电路构成目标电借助普通的二进制数加法器，再加上辅助的修正电路构成目标电路。路。 1位8421码十进制数加法器l初步设想：初步设想：校正条件分析l输入变量输入变量X和和Y的取值为（的取值为（0 9），再加上可能存在的低），再加上可能存在的低位进位位进位cin，因而加法运算结果的取值范围为（，因而加法运算结果的取值范围为（0 19）。）。l由于普通的由于普通的4位二进制数加法器是逢位二进制数加法器是逢16进位，而十进制数进位，而十进制数加法器是逢加法器是逢10进位，因而需要对进位，因而需要对4_adder_1的输出（的输出（Z和和c）进行修正，）进行修正，l修正的具体要求见表修正的具体要求见表4