EDA实验报告(四选一、四位比较器、加法器、计数器、巴克码发生器)解析

1、EDA 实验报告实验 14 选 1 数据选择器的设计一、 实验目的1.学习EDA软件的基本操作。2学习使用原理图进行设计输入。3初步掌握器件设计输入、编译、仿真和编程的过程。4学习实验开发系统的使用方法。二、 实验仪器与器材1.EDA开发软件一套2.微机一台3实验开发系统一台4打印机一台三、 实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。实验结果可通过实验开发系统验证，在实验 开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。本实验使用Quartus II软件作为设计工具，要求熟悉Quartus

2、II软件的使用环境和基本 操作，如设计输入、编译和适配的过程等。实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。 例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。学会管脚 锁定以及编程下载的方法等。四、 实验要求1完成4选1数据选择器的原理图输入并进行编译；2对设计的电路进行仿真验证；3编程下载并在实验开发系统上验证设计结果。五、 实验结果4选1数据选择C2i飞别I-iwr仿真波形图:SiniLl ati on f nvcf ornsSir*ulalienFunetinU管脚分配:NamMBT|o EdtX *A刨|仏&创FMtNmPM

3、K15审QUpT/QB*k血5lKLATnMP1N_V2LBL.MO3.3-M LVTTL (d2BInputPIN.VLLBL M03.：M LfTTL (d3OInputPjN_M25S&5 HL3 V LVTTL (d4CLInputFlNJiZb5&5 NI3.3-V LVTTL (d5CJTnpXPIN P25E其.MOJ.J-V LVTTL (d6o1WP1N.AEJ*7P NI孚3単LVTTL闵75NInputP1OFH7&7_Nll3.3-VLMTTL(da丫OiApjtPJN.AE237KJJO3.3-M LVTTL (dg2抢ft卡oMT33.-ng

4、B)和L(AB) then G=1;M=0;L=0：elsif (AB) then G=0：M=0;L=1：elsif (A=B) thenG=0：M=1;L=0：else G=1;M=1;L=1;end if;end process p1;end behave;仿真波形图：管脚分配:Narred_T_ss EcfcFiiei:附引二NodENa吧DrstmLflOtKTlEMXEGraypVD513M肮REW破1P1N/I25:B5_M,LVrn.(deMl2UHOKMIPWJJK5B5_M入丹LVTTUct硼30J*tLHOWIP2$占Ei NDIsj-tlVTUfifeM40喊nkrwi

5、nFlNJfH7B7J113.3-yLmjdrtsdt)S0礪JricnowiP1N.AD13i閱.NO3,3-YLlTn.使M6UntawnPM C133E8 N0昭七LEUdeb就I70ElUdnwwiPOTJC133J.3LVTTl(iSW)B EJ：PINJDqE_M3.3-VLVTTLdtfad9召召GurtaiflmP1NJE2J7B7J3.3-LmLdeM100 LUrfffwiPffl.AF237E7 W3.J-VLTTL(deM11V NUHowiHNJIB217E7.N03J-VLVTT1 ctftiit)12-全加器功能框图四、 实验要求1用硬件描述语言编写4位二进制数全

6、加器的源文件;2对设计文件进行编译；3仿真设计文件；4.编程下载并进行试验验证。五、 试验结果4位二进制全加器的源文件:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_ un sig ned.all;en tity add4 isport (a:i n std_logic_vector(3 dow nto 0);、试验目的试验 3 并行加法器设计1设计一个4位加法器。2体会用VHDL进行逻辑描述的优点。3,熟悉层次化设计方法。二、 试验仪器与器材1.EDA开发软件2

7、微机3试验开发系统4打印机5其他器材和材料三、 试验说明一套.一-台.一-台.一-台若干本试验实现一个4位二进制数加法器，其功能框图如图所示。试验时用高低电平开关 作为输入，用数码管作为输出（或用发光二极管），管脚锁定可根据试验系统自行安排。b:i n stdo gic_vector(3 dow nto 0); ci:i n stdo glc;s:out std_loglc_vector(3 dow nto 0); co:out std_loglc);end add4;architecture behave of add4 is signal aa,bb,sum: std_logic_vect

8、or(4 dow nto 0); beginaa=0 & a;bb=0 & b;sum=aa+bb+ci;s=sum(3 dow nto 0);coV LMTTL (dvfwJt三、 实验说明计数器是数字电路系统中最重要的功能模块之一，设计时可以采用原理图或HDL语言完成。下载验证时的计数时钟可选连续或单脉冲，并用数码管显示计数值。四、 实验要求1设计一个带有计数允许输入端、复位输入端和进位输入端的十进制计数器。2.编制仿真测试文件，并进行功能仿真。3.下载并验证计数器功能。4为上述设计建立元件符号。5.在上述基础上分别设计按8421BCD码和二进制计数的100进制同步计数器。

9、五、 实验结果十进制计数器程序：library ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all;en tity coun ter10 isport(reset,clk,e n: in bit;co : out bit;q: out std_logic_vector(0 to 3);end en tity coun ter10;architecture ar_co un ter10 of coun ter10 issig nal cq: std_logic_vector(0 to 3);beginp1: pro

10、cess (clk,e n, reset)variable ent: in teger range 0 to 10 :=0 ;beginif (reset=0) the nif (clkeve nt and clk=1) the nif ( en=1 ) thencn t:=c nt+1;cq =cq+1;if (cnt=10) then co=1;cnt:=0; cq=0000; elseco=0;end if;end if;end if;elsecnt:=0;co=0;cq=0000;end if;qWL曲tonVi-tf GrOud1dkJnputPJNJS&5E5_N33a3-

11、YLVTTLd2oaOiiSpUtPiNjAfiaST肿3.3-YLVTTLd3M enIrputPINHZSB5 N3.3-VLVTTL fd40 申OdtpdtFIF422q(3.jQ7B7 NaS.JLVTTL (d5啦PfflJM=2273,V|.VTU(d6PINJVI9DlS.XJj7嗣J3.3-VLVTTLtd3 3-LSTTL(d7MOOotpJ:PJN.V18qO.C7t -HJHW resrtJrputPJJMJhEft5B5J1】3.3-LVTTLd9-cnewFT口deen tity BCD isport (a:in stdogic_vector(3 downto 0)

12、;b:out std_logic_vector(6 dow nto 0);end BCD;architecture rt of BCD is4_7译码器程序：library ieee;ieee.stdo gic_1164.all;ieee.std_logic_arith.all; ieee.std_logic_un sig ned.all;useuseusesig nal in data:std_logic_vector(3 dow nto 0); beginin data b b b b b b b b b b b rl f ME 甲MjD f 84 f H4wit nKMJI*LQJTLt

13、4订HriIrik二3M3Mi.*btJ3iL1-#o.叭1厂1I_1 1 DO*问mu1_ I1l-Oh1ics】r12严1分频器程序library ieee;use ieee.std _lo gic_1164.all;use ieee.std_logic_ un sig ned.all; en tity fenpinqi isport(elk: in bit;oclk: out bit)；end en tity fenpin qi;architecture ar_fpq of fenpinqi issig nal in clk: bit;signal number: integer ran

14、ge 0 to 30000000 :=0; beginp0: process (clk)beginif (clkeve nt and clk=1) the nif (n umber=24999999) thennu mber=0;in clk=not in clk;elsenu mber=nu mber+1;in clk=i nclk;end if;end if;oclk=in clk;end process p0;end architecture ar_fpq;10进制计数器原理图100进制计数器原理图:仿真波形图:If n Bll1 B.TH LSiiPL tLn od* FnnctiOT

15、*1MAWT缺HALT.CTft*卜|41讯52*.畀 gSV.3-WStwtEmiAHa叫徊屮uid.pALSO.p LS.p皿MD.p a.嘶p u飢巾.p BLitlfi.0 HlESd.d67Q. 0英7 .&a : n:1):A 1un-nunLHunununLrTTTTTj-unLnunLnununurm-nL 1EDA口护03*T1#QA】A Jo*曲L】AOT阳A Q14h3AO1STu-p4A Qiioa讽5AOqh&A 011OlOQ1C0Jk】1l_J1LHMlh1L1- 1nT!J2Q住A】i_JL1_J !l_J_lL J_L _Tr 1 MOutoi

16、tP1IM_AAJ5E盟JHJIHLUTTL (dcfiMt)隔朋3 Mf4OuiulP3NAA2463.3-*LyTTL(dcfi5uEt)4o MKOuipmPTN_Z2260fi_NlS.WLVTTKdefiiljM6. M?OulMRFN_W2&K_NJ3,3-VLvm (deOt)&皿M1JOuWtRlfCV2163.3-LyTTL (defisuEt)咂170 咂OumiAPIN.V206S6 N13.3-LVTTL(def*JUa.ST N&OUWmis*3,3-LVni(de*Wtj岷4曲NSCuputMN VHi酊_附S.J-VLVTTHdefaLit

17、)N4.q1A易N4JOulpulP1N A11Bsa NO3.3Lmi(deFauh3N.SD11 N3dOulpufPffl_DllSB0_Nd3,3-VLVTR (deWt)N5.s032叫卸ulputR1N AC|2BajMHa.a-vniTHdefoji)N6.D13# NlOulpulasa NO生3屮LVTTL (defaultN6.SD14费NQOuqxjlPfflJflQ0B_N(3.3-Lmi(defeJt)N6.D15D1pn naHr* annamtSInputP1NJM255S5_N13.MLVTTl(deFBULt)17A tn_rw*e6InputPIN_N260

18、5_N13.3Lmi(delWtjmS*EHFI*V-TrtaiEgPIN iFT7AT NilT1LTTIfrtfih iL-rt100进制计数器的另一种做法:100进制计数器程序：library ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all;en tity coun terlOO isport(reset,clk,e n: in bit;co: buffer bit;coo: out bit;qb: out std_logic_vector(0 to3);qa: out std_logic_vector

19、(0 to3);end en tity coun ter100;architecture ar_co un ter of coun ter100 issig nal bq: std_logic_vector(0 to 3);sig nal cq: std_logic_vector(0 to 3);beginp1: process (clk,e n, reset)variable ent: in teger range 0 to 10 :=0 ; beginif (reset=O) the nif (clkeve nt and clk=1) the nif ( en=1 ) thencn t:=

20、c nt+1;cq =cq+1;if (cnt=10) the n co=1;cnt:=0;cq=0000;elseco=0;end if;end if;end if;elsecnt:=0;co=0;cq=0000;end if;qa=cq;end process p1;p3:process(co)variable cn t1: in teger range 0 to 10 :=0 ;beginif (reset=O) thenif (co=1) thencnt1:=cnt1+1; bq =bq+1;if (cn t1=10) then coo=1;cnt1:=0; bq=0000;elsec

21、oo=0;end if;end if;elsecnt1:=0;coo=0;bq=0000;end if;qb=bq;end process p3;end architecture ar_co un ter;100进制计数器原理图实验 5巴克码发生器一、 实验目的1实现一个在通信领域中经常使用的巴克码发生器。2掌握用大规模可编程逻辑器件实现时序电路的方法。二、 实验仪器与器材1EDA开发软件一套2.微机一台3实验开发系统一台4打印机一台5其它器件与材料若干三、 实验说明巴克码发生器在数据通信、雷达和遥控领域有相当广泛的应用。它能自动产生周期性的序列码。本实验要求产生的序列码信号为 (1110010)，可以用寄存器或同步时序电路实现。 为了能够通过实验开发系统验证试验结果，可以使用两个输入端，其中一个输出端同时输出巴克码，另一个输出端输出节拍。巴克码发生器的功能框图如图所示。四、 实验要求1.写出全部设计文件。2编写测试向量，进行功能仿真。3下载并用实验板验证。五、 实验结果巴克码发生器程序：library ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all;en tity