DSP原理及开发应用课件10.

1、.uly 9, 2013 华中科技大学武昌分校 DSP 原理及开发应用 黄向宇 .uly 9, 20*3 数字信号处理系统设计与开发 DSPs系统构成 图 1 -2 DSPs嵌入式DSP系统例了 IA bus wcrface UART DMA cmtrolljr Mctnon conirollcT DSPs的选择 BiRl 匚 DSP的速度 -算法和系统捉供时间 -速度逸打晟可年的力;丿、址对仁弓处理算；丿、的“代心”功 能（往往占运舁駁 80%以上，但代码小J 20%）进 行编稅仿贞（Simulation） 数据格式 -8bit 补码数字 01010011 表示 26+24+21 亠20=6

2、4*1642+仁83 10101100 27+25+23+22=：.128*32+8+4：=-4 -1.0 到+ 1.0的小数格式，最高位为-2。，后续依次为 2 2-2, 23, 例如 8bit小数 BirRRL 0101000。表示 2 1+2-395+0.1250.625 10101000 -2 +2-2+21=-1+0.25+0.0625=-0.6875 DSPs的选择 数据格式 一 K放据格式 0 1 2 8 9 31 I 二 t W 0符号s 阶（指数 X 尾数m 图】xxx32位IEEE 4哼点数亵示 -X = (-1)sx(1.m)x2 数据宽度 一 SDSP DSPs的选择

3、！_ 宁宽般为16位.也有20位、24位.32位 由J 3i 喋成 宽的I厅成1ELL. ii II I DSP的外部尺寸;骨脚数It以及需要的存储器的宽度鬻仃很 人I ,.所以字寛的长短宜接影响到;S件的成本 一浮点DSP 字宽为32位、40位、或48侍 根换:舜法旳粕度选择 DSPs勺选择 存储器结构和管理 -DSP的仃储器结构般采用“哈的纟古构，几冇高速缓存 -几袞数据存储器空I可 DSP存储器从层次I分为寄 U 高 ；/、片上存储器、 片外存储器筲 一片卜存储匸；的大小是-个很爲要的因素 电源骨理利功耗 -降低匸作电压 -“休眠”或空闲”模式 一可编程时钟分频器 -外丽控制 DSPs的

4、选择 ！_ 开发的简便性 一软件开发I兀（包描汇编、铿接、仿真、调试、编怀、代 码炸以及实时撅作系统等部分）、硬件工具（开发板和仿氏 机）和高级匚具（例如基j框图的代码生成环境 一 71 .编诰吉戒為级诰言（如C或ada）戒泯“緇程 一片上调试/仿真功能,lEEEIg.lJTAG标准的串行増 成本因索 -対装不同的DSP黠件价格存介於别 -越便亢的处理器功能越少,片h/ffifi器也越小 -价格还依赖门比星 -处理器的价恪在持续下跌 DSP勺幵发 高速实时DSPs系统廿发存在2个人的难点 -在系统的物理实现I:,也就足金板级 W）i殳汁涉及 到很多高速数字电路的设计技术 -在软件并行度的实现I

5、，豪速数字电路的设计何題已经 拥仃一会叱较完整的理论休系。 在实际系统设计屮,一方面,设计人员的经验超到 IE常垂耍的作川，另方面,需耍好的EDA软件工 八提供支持 高速数字屯路的设计 必耍性和必须性 梢确的时序设计 热分布（电源）设计 信号完整性设计 高速数了电路理论和方法的支持 需要EDA软件支持 BIT-RRL 12 高速数字屯路的设计 必要性和必须性 _ N；j 的频率：100-5 OOMhz, Ins -反射、屮扰 -高成本 -开发周期- 高速数字屯路的设计 止确的逻辑设计 -功能 -消除竞争胃险 精确的时序设计 一考虑器件延迟 -考虑印制板延迟 I满足建立时间禾I【保持时间 - 高

6、速 数室虫路的设计时丿F设计 d rmxrmrv ssor VGC - AKV TT otaaco 1EMIF) OVOKAAI 0| CZ Aftu dCUI ! O| 匕 55 J ULUIXIJ Xri?5n VGC Ewrwry SRMLOf (ft 乡 SBSRAM 功Bfi *C n CS 片怯就 SSCLK CLK SBZLUf + 純厶iKsri ZnCPChH 优并& 14 - SSADS 丿 ADSC w “* 厲4前肌蚌mr ：内灯 tii csn st wer.(setup)lbJ |Hj 以及保持时 liij(hold)的富裕锻大概在0.5ns左右就够了 -读

7、操作时，数据疋女借路程。对十一个精心 设订的电路31I-B1U 板而吉，如果W线部比絞知几输 入倍号建(setup)n寸间的富裕戢大概在Ins左 右就够I,保持时I、 J NJ以不需耍额外的富裕IL- 高速数字111路的设计一时丿r设计 建之时间t昨血=&八昨 保持吋I叽叫广 s - 5如 . IL- 高速数字111路的设计一时丿r设计 读操作 SSCLK / Read Data 1 w toh(m) -*C6x Latches Data P iP P IL- 建辽时间t J J inaigin 你.持吋间t 1 1 J J J 1 J margin win 电路的调试与测试 -ly

8、9, 2013 1、电路调试测试原因 随石数字系统规模的增大、复杂程度的提商, 电路测试及可推性设计变彳打越来越 为实现复杂系统的何效测试所花费的时间通常 比完成功能设计的时间还要长 H前器件的管脚数高达looo,不远的将來耍增 丿川到2000, 4000和史心。使用这些高集成度的 士寸装f致超密，超复杂的系统都挤在一个201A 的便川微过孑L和内理(build-up )拽术的IL11各板 系统设汁中的星苹本要求之就是系统的对测 试性 1. 2、屯路的可测性 町测试性指的是产品能及时准确地确定其状态 (Hl I-作、不町匸作、件能卜-降)和隔离其内 部故障的设计特性。 电路板的I J测性是指电

9、路板调试过程中集成电 路芯片功能的nJ测性和电路板上111路功能*-J测 性 集成电路的町测试性方法冇多种:针対性川测 试件设汁方法.扌描路径法、内建门测试、边 界扌I描技术等 1. 2、电路的可测性 对电路板级可测性设让的些考虑 -信弓探测点 一了系统的独立性 -手T复位 -跳线和拨码开关 仃二个概念应当始终贯穿A111路设计过 程中: -能见度(Visibility) -简化度(Simplicity) 乂,舌件(Flexibi litv) 1. 3. J TAG测试电路 JTAG 测试电路 j?JrtlEEE 1149.1-1990标准.UP IEEE的标准测试访问端口和边界扫描结构 由联合测试行动11 (Joint Test Action Group. JTAG) 制定。 1. 4、测量仪器 测屋仪器对于电路调试和测试来说至关重要 高速电路的测11 对于以仪器性能指标的要求也 史向。 高速电路的测试需漢考虑仪器对电路的影响 高速电路的测秦经常便用的仪器仃小波器、逻 辑分析仪、频谱分析仪和时域反射分析仪。.uly 9, 2013 4、信号9仪器带宽 逻辑电路系列 信号上升时间（典型值） 计算的