总线数据传输实验

1、实验报告实验日期:学号：姓名：实验名称：总线数据传输实验总分：实验设计方案实验框图? 实验原理1、 SW_BUS低电平有效，此时将 K7.O的数据送到总线，通过L7.O双向数据端口输出显示总线的数据，使用的芯片是74244八位单向三态缓冲器；2、R3_BUS、R2_BUS、R1_BUS低电平有效，其功能是将数据要传入的寄存器打开， 若相应的Iddr为1 （高电平有效），将数据传入相应的寄存器；3、总线数据传输时，控制信号中只能有一个有效，寄存器的端口送至数据总线，所以 每个BUS接口对应每个 R寄存器的显示；4、 通过读写的双重作用，实现R1和R2的数据交换。? 表达式Reg3 Reg1; R

2、egl Reg2; Reg2 Reg3? 方法一：vhdI代码library ieee;use ieee.std _lo gic_1164.all;en tity exp_bus isport(clk:in std_logic;sw_bus,r1_bus,r2_bus,r3_bus:i n std_logic; k:i n std_logic_vector(7 dow nto 0); lddr:i n std_logic_vector(3 dow nto 1); l:i nout std_logic_vector(7 dow nto 0);end exp_bus;architecture rt

3、l of exp_bus issig nal r1,r2,r3,bus_Reg:std_logic_vector(7 dow nto 0);beginldreg:process(clk,lddr,bus_reg)beginif clk'eve nt and clk='1' the nif lddr(1)='1'then r1<=bus_reg;elsif lddr(2)='1'then r2<=bus_reg;elsif lddr(3)='1'then r3<=bus_reg;end if;end if;

4、end process;bus_reg<=k whe n (sw_bus='0'a nd r1_bus='1'a nd r2_bus='1'a nd r3_bus='1')else r1 when (sw_bus='1'and r1_bus='0'and r2_bus='1'and r3_bus='1')else r2 whe n (sw_bus='1'a nd r1_bus='1'a nd r2_bus='0'a

5、 nd r3_bus='1')else r3 whe n (sw_bus='1'a nd r1_bus='1'a nd r2_bus='1'a nd r3_bus='0')else (others=>'0');l<=bus_reg whe n (sw_bus='0 or r1_bus='0' or r2_bus='0' or r3_bus='0')else (others=>'Z');end rtl;方法二：b

6、df实验原理图功能验证波形图（图）IP 8l10 P us 200 P ns 3D0 ID m,0 ns 500 卩 n, 60)卩 m Fl 卩 n,m 900 卩 u iq 巧jL? 6 9IEJelkB t3 13 lddta le±1 -S . .xnltH IJi t b rit： i：iJi 2H ZJi Z:'ii rn i '' ii i1i 1 l(ao X ei 工aa丄吧、COLim 飞 Dll X 111。 X WIL T Qt：3 JLID! I W11、11W¥ UDI 1DILiSi 15；ii ii ； DDL t 1

7、00On -)；010tooooa 'c ia: X odi x oio ：3盘St51x況X 11? JLLX广,(1. EL1BJI JE>.卫iiiIrzK£1i12345678910操作步骤（对应波形图列表说明每步状态、有效控制信号） 设置初值，swr3r2r1_bus=1111，lddr=000，数据初始置k为00，总线输出为高阻 态； 设置数据 k=E1，swr3r2r1_bus=0111 , lddr=001，将数据 E1传至总线，通过L7.0显示总线数据，数据E1存入r1并显示出来； swr3r2r1_bus=1110，lddr3=100 ,将R1的数据

8、 E1写入总线并存入 R3，总线显示从R1传至总线的数据 E1 ； swr3r2r1_bus=1011，lddr=000，将 R3 的数据 E1 写入总线中； 设置数据 k7.0=D2，swr3r2r1_bus=0111，lddr2=010，将数据 D2传至总线并存 入R2，通过L7.0显示总线数据 D2 ； swr3r2r1_bus=1101，lddr=10 0,将R2的数据 D2写入总线并存入 R3，总线显示从R2传至总线的数据 D2 ； swr3r2r1_bus=1011，lddr=000，将 R3 的数据 D2 写入总线中； swr3r2r1_bus=1110，lddr=100，将R1

9、的数据 E1传至总线并存入 R3中，实现R1数据传输到R3中，并显示数据E1； swr3r2r1_bus=1101，lddr=001，将 R2的数据 D2传至总线并存入 R1中，实现R2数据传输到R1中，并显示数据 D2 ； swr3r2r1_bus=1011，lddr=010，将 R3的数据 E1传至总线并存入 R2中，实现R3数据传输到R2中，并显示数据 E1，交换完毕。数据记录R1R2R3初态E1HD2HR1 R3D2HE1HRM R1D2HE1HR3 R2D2HE1H仿真结论波形仿真逻辑功能验证正确，通过总线数据传输的原理，用一个八位单向三态缓冲 器74244和三个带三态输出的八位寄存

10、器74374实现了数据的显示和交换。三、 实验日志? 实验问题Q1. 在使用 bdf 实验原理图方法中的仿真未出现 LresultA1. 在对 L7.0 的定义中将 bidir 双向数据端口定义为 output 单向数据端口? 思考题Q1. 总线数据传输的基本特性是什么？A1. 总线是一组进行互联和传输信息（指令、数据和地址）的信号线，总线的基本特性 是不允许挂在总线上的部件同时有一个以上的部件向总线发出信息， 但允许挂在总 线上的多个部件同时从总线上接收信息。Q2. 从 74374 和 74244 内部电路结构图上说明它们的逻辑功能？A2. 74244是八位单项三态缓冲器，使用了两个反相器（

11、端口是1G和2G）和8个三态缓冲器构成，所以低电平有效，在有效时，输入传至输出，当1G、2G为高电平即无效时，输出端口为高阻态 ;74374是带三态输出的八位寄存器，低电平有效，由一个反相器，8 个 D 锁存器和8 个三态反相器所构成。 OEN 是控制端口，为高电平时，输出为高阻态，低电平 时有效，时钟的上升沿触发，将输入传至输出端口，时钟处于低电平时，输出保持 不变。Q3. 实验电路中 BIDIR 端口的用途是什么？A3. BIDIR 是双向数据端口，实际应用中，数据总线是双向的，所以要有双向的数据端 口，不仅做信号的输入也做信号的输出。Q4.举例说明画电路图中连线bus line（粗线）和

12、node line（细线）区别。总线与支线命名方式是什么？A4. 在电路图中， lddr3.1是粗线， 通过它的命名方式可以知道 lddr 有三条与之对应的 支线，分别是 lddr3 、 lddr2 、 lddr1 ，这三条分线要与总线对应命名。Q5.实验需要互换 R1和R2数据，但是电路图中R3的连线有问题，错在哪里？为什么？A5.电路图中R3的连线错误在于 R3的输出支线命名全是 LE，只是用来显示 R3上的 数据，而无法让 R3 上的数据传至总线，所以更改方法是将 R3 的输出与 R1， R2 一样，全部改为L,那么便可向总线传输数据。Q6. exp_bus.vhd 代码中如何实现双向总

13、线的端口定义与缓冲？A6. 双向总线线的端口定义是通过 inout 来实现的。Q7.写出exp_bus.vhd代码中（others=>"Z"）的其他描述方式?A7. 高阻态。Q8. 编写 VHDL 的组合逻辑是如何实现多路选择器？A8.用whenelse的语句来实现的。bus_reg<=k when (sw_bus='0'and r1_bus='1'and r2_bus='1'and r3_bus='1')elser1 when (sw_bus='1'and r1_bus='

14、0'and r2_bus='1'and r3_bus='1')elser2 when (sw_bus='1'and r1_bus='1'and r2_bus='0'and r3_bus='1')elser3 when (sw_bus='1'and r1_bus='1'and r2_bus='1'and r3_bus='0')else (others=>'0');Q9. 编写 VHDL 代码时如何为寄存器赋初值？A9. bus中当出现一个或一个以上为0,那么便会将bus_reg赋值给I ;当不出现