多功能数字钟——分频振荡重点讲义

1、南通大学 电子电路综合实验报告 项 目： 多功能数字钟 摘 要数字钟是一种用数字电路技术实现日、时、分、秒计时的装置，与传统的机械式时钟相比，具有更高的准确性和直观性，且无机械传动装置，具有更更长的使用寿命，因此得到了广泛的使用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。本课程设计要用通过简单的逻辑芯片实现数字时钟。要点在于用555芯片连接成输出一秒的多谐振荡器用于时钟的秒脉冲,用74LS90(10进制计数器)74LS192(4位二进制计数器)等连接成60和12进制的计数器,再通过七段数码管显示，外加上校时电路和整点报时电路即构成了简单数字钟。扩展电路可实现

2、定点报时功能。目 录1设计任务和功能要求41.1设计任务与目的51.2设计步骤与要求52总体设计概要53单元电路设计73.1振荡器电路73.2分频器电路83.3 时间计时单元的设计103.4译码与显示电路的设计113.6校时电路的设计12 3.7整体仿真154.测试结果分析155主要芯片介绍155.2 555定时器175.3面包板186设计过程中出现的问题207.实验用到的器件201设计任务和功能要求1.1设计任务与目的基本功能 以数字形式显示时、分、秒的时间，小时计数器的计时要求为“12翻1”。要求手动快校时、快校分或慢校时、慢校分。 扩展功能（其电路尽可能不与前述电路相同） 闹铃功能仿广播

3、电台整点报时 报整点时数 设计目的 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路 。因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。1.2设计步骤与要求 拟定数字钟电路的组成框图，要求电路的基本功能与

4、扩展功能同时实现，使用的器件少，成本低； 设计并安装各单元电路，要求布线整齐、美观，便于级联与调试； 测试数字钟系统的逻辑功能，同时满足基本功能与扩展功能的要求； 画出数字钟系统的整机逻辑电路图； 写出设计性实验报告。 2总体设计概要数字钟主要分为数码显示器、60进制和24进制计数器、秒脉冲产生电路、校时和报时这几个部分。数字钟要完成显示需要6个数码管，八段的数码管需要译码器械才能显示，然后要实现时、分、秒的计时需要60进制计数器和24进制计数器，在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。60进制可由10进制和6进制的计数器串联而成，24进制可由4进制和2进制的计数器串联而成

5、。计数部分再将输出信号送给译码器和BCD数码管构成的显示电路，即可进行时间的输出。频率振荡器可以由晶体振荡器分频来提供，也可以由555定时来产生脉冲并分频为1HZ。但定位于测试时的简便，和检查时的方便特把555定时器的频率调为1013HZ。在实际仿真时，直接用555时基电路产生1HZ时钟脉冲供计数电路使用。有了基本的计时电路后，再用门电路与相关开关、喇叭构成具有报时和调时功能的扩展电路，基本设计框图如图1 所示。图1 数字钟电路系统的组成方框图本人负责的是振荡和分频电路部分3单元电路设计方案一：3.1振荡器电路振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度。一般来

6、说，振荡器的频率越高，计时精度越高。 本课程设计采取用555定时器构成的多谐振荡器。由555定时器和外接元件R1、R2、C1构成多谐振荡器，脚2与脚6直接相连，如图所示。电路没有稳态，仅存在两个暂稳态，电路亦不需要外加触发信号，利用电源通过R1、R2向C充电，以及C通过R2向放电端 Ct 放电，使电路产生振荡。输出信号的时间参数是： Ttw1tw2， tw10.7(R1R2)C ， tw20.7R2C 电路参数计算本次课程设计要求用555定时器实现一产生1Hz的时钟脉冲信号，根据公式fo143（R2R）CR1为上电阻,R2为下电阻,C为振荡电容.求得 R1=4K R2=5.1K输出波形如下：3

7、.2分频器电路分频器的功能主要有两个：一是产生标准秒脉冲信号；二是提供功能扩展电路所需要的信号，如仿电台报时用的1KHz的高音频信号和500KHz的低音频信号等。因此，可以选用3片我们较熟悉的中规模集成电路计数器74160可以完成上述功能。分频器的设计电路中的作用之一是将1KHZ的矩形波信号分频，产生1HZ的秒脉冲信号。作用二则是提供校时电路所需信号在该模块中，3块74160N芯片按图所示接成十进制计数器，1KHZ 的信号输入每经过一级，输出信号的频率为原来的1/10，这样，经过三级分频后得到1HZ的脉冲信号分频器设计电路仿真结果方案二：振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了

8、数字钟计时准确程度，通常选用石英晶体构成振荡器电路。石英晶体振荡器的作用是产生时间标准信号。因此，一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。图3 石英晶体振荡器如图所示为晶体振荡器电路，常取晶振的频率为32768Hz，因其内部有15级2分频集成电路，所以输出端正好可得到1HZ的标准脉冲为了获得1HZ信号，使R1和R2的阻值匹配，可选择合适的R1、R2 、C，使信号发生器的频率为1HZ，因而不再要分频电路。3.3 时间计时单元的设计 图2 时计数器逻辑电路图3.4译码与显示电路的设计图3 译码显示 当要求输出0-15时，消隐输入“”应为高电平或开路；灭零输入“ ” 和 测 试 灯输 入

9、“”都必须在无效电平状态，即应为高电平。 LED 显 示 器 件 有 共 阳 极 和 共 阴 极 两 种 。 选 用 共 阴 极 的 5011A数 码 管 作 为 显 示 器 件 。 译 码 驱 动 也 可 选 CD4511 ， BCD 码 输 人 。 它 的 译 码 输 出 端 为 低 电平 有 效 ， 可 直 接 驱 动 共 阳 极 LED 数 码 管 。3.6校时电路的设计当数字钟接通电源或者计数出现误差时，需要校正时间。校时是数字钟应具备的基本功能。一般电子手表都具有时，分，秒等校时功能。为了使电路简单，这里只进行分和小时的校时。如图所示为校时电路逻辑图。定时控制电路的设计 数字钟在指

10、定的时刻发出信号，或驱动音响电路“闹时”（这里用可用指示灯来代替音响电路）；或对某装置的电源进行接通或断开“控制”。不管是闹还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。 主体电路的装调 根据数字钟系统组成框图，按照信号的流向分级安装，逐级级联，这里的每一级是指组成数字钟的各功能电路。 级联时如果出现时序配合不同步，或尖峰脉冲干扰，引起逻辑错乱，则可以增加多级逻辑门来延时。如果显示字符变化很快，模糊不清，这可能是电源电流的跳变引起的，则可在集成电路期间的电源端Vcc 加退耦滤波电容。通常用几十个微法的大电容与0.01F的小电容相并联作为退耦滤波电路。 画数字钟的主体逻

11、辑电路图。经过级联并纠正设计方案中的错误不不足之处后，再测试电路的逻辑功能是否满足设计要求。最后画出满足设计要求的总体逻辑电路图，如果因为实验器材有限，则其中秒计数器的个位和时计数器的十位可采用发光二极管指示，因而可以省去2片译码器贺2片数码显示器。 数字钟从原理上讲是一种典型的数字电路，可以由许多中小规模集成电路组成，所以可以分成许多独立的电路。由石英晶体振荡器、分频器、计数器、译码器、显示器和校时电路组成，石英晶体振荡器产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器计数，计数结果通过"时"、"分"、"秒"译码器显示时间。其中以校

12、正电路代替时间计数电路中的时、分、秒之间的进位，当校时电路处于正常输入信号时，时间计数电路正常计时，但当分校正时，其不会产生向时进位，而分与时的校位是分开的，而校正电路也是一个独立的电路。 电路的信号输入由晶振电路产生，并输入各电路。整个数字钟主体电路逻辑如图所示。3.7整体仿真4.测试结果分析根据在软件中的仿真结果及相应的分析可知，电路可以实现设计要求，可以实现数字钟的基本功能，既计数功能，其时间以数字形式显示时、分、秒的时间 ；小时的计时要求为“12翻1”，分和秒的计时要求为60进位。基于仿真结果可以认定，此次多功能数字钟的设计是成功的。5主要芯片介绍5.1 74ls160引脚图引脚功能表

13、：PEParallel Enable (Active LOW) Input并行启用（低电平）输入P0P3Parallel Inputs并行输入CEPCount Enable Parallel Input 计数启用并行输入CETCount Enable Trickle Input计数启用涓流输入CPClOCk (Active HIGH Going Edge) Input时钟输入MRMaster Reset (Active LOW) Input主复位（低电平）输入SRSynchronous Reset (Active LOW) Input同步复位（低电平）输入Q0 Q3Parallel Outpu

14、ts (Note b)并行输出TCTerminal Count Output (Note b)终端计数输出 5.2 555定时器引脚功能：Vi1（TH）：高电平触发端，简称高触发端，又称阈值端，标志为TH。Vi2（）：低电平触发端，简称低触发端，标志为。VCO：控制电压端。VO：输出端。Dis：放电端。：复位端。 555定时器逻辑符号和引脚 555定时器内部结构低触发：当输入电压Vi2<VCC 且Vi1<VCC时，VTR=0，VTH=0，比较器C2输出为低电平，C1输出为高电平，基本RS触发器的输入端=0、=1，使Q1，0，经输出反相缓冲器后，VO1，T截止。这时称555定时器“低

15、触发”；保持：若Vi2>VCC 且Vi1<VCC，则VTR=1，VTH=0，=1，基本RS触发器保持，VO和T状态不变，这时称555定时器“保持”。高触发：若Vi1>VCC，则VTH=1，比较器C1输出为低电平，无论C2输出何种电平，基本RS触发器因=0，使1，经输出反相缓冲器后，VO0；T导通。这时称555定时器“高触发”。输 入输 出THVODis×<VCC<VCC>VCC×<VCC>VCC×LHHHLH不变L导通截止不变导通555定时器控制功能表5.3面包板面包板（也叫集成电路实验板）是电路实验中一种常用的具有多孔插座的插件板，在进行电路实验时，可以根据电路连接要求，在相应孔内插入电子元器件的引脚以及导线等，使其与孔内弹性接触簧片接触，由此连接成所需的实验电路，是用于搭试电路的重要工具。··6设