VHDL的串行同步通信SPI设计

1、课课 程程 设设 计计 课程名称_电子技术综合设计与实训 题目名称 基于 VHDL 的串行同步通信 SPI 设计学生学院_ 自动化_专业班级_电子信息科学与技术_学 号_3107001554_ 学生姓名_陈振添_指导教师_蔡述庭_ _2009 年 12 月 21 日广东工业大学课程设计任务书题目名称基于 VHDL 的串行同步通信 SPI 设计学生学院自动化专业班级电子信息科学与技术姓 名陈振添学 号3107001554一、课程设计的内容 设计一个同步串行通讯 SPI二、课程设计的要求与数据设计要求包括：1.深入了解串行通信的方案内容和协议，思考设计方法。2.设计串行通信方案，并写好传输程序 V

2、HDL。3.下载到 DE2 板调试，检测其可行性。三、课程设计应完成的工作1. 利用 VHDL 语言编程实现 SPI； 2. 利用 DE2 板对所设计的思想进行验证； 3. 总结 VHDL 设计结果，撰写课程设计报告。四、课程设计进程安排序号设计各阶段内容地点起止日期1任务的确定-spi实验 2号楼 21412.142查找资料实验 2号楼 30712.153编写 SPI 的各个模块 VHDL 程序实验 2号楼 21612.164仿真，分配管脚实验 2号楼 21412.175验证修改 验收实验 2号楼 21412.186整理说明书，报告实验楼12.19五、应收集的资料及主要参考文献1 PIC 单

3、片机原理及应用（第 3 版） 北京航天航空大学出版社2 黄智伟，王彦FPGA 系统设计与实践M北京：电子工业出版社，2005发出任务书日期： 年 月 日 指导教师签名：计划完成日期： 年 月 日 基层教学单位责任人签章：主管院长签章：摘摘 要要本设计是用 Quartus 作为开发环境，以 DE2 板为硬件平台实现的 SPI 同步串行通讯。设计过程方便。根据接收和发送两个主要部分实现了 SPI 的基本功能。此外，该设计还实现了波特率发生器，数码管显示的功能。用 DE2 板实现具有电路简洁，开发周期短的优点。充分利用了 EDA 设计的优点。开发过程用了 VHDL 硬件描述语言进行描述，从底层设计，

4、分模块进行，充分提高了设计者的数字逻辑设计的概念。关键词：关键词：SPI，同步串行通讯，Quartus，DE2 板，VHDL 硬件描述语言。目 录1 引言引言.62 SPI 简介简介.62.1 SPI 协议和工作原理.62.2 波特率.73 模块设计模块设计.73.1 顶层模块 RTL 综合.73.2 波特率发生器模块.83.3 SDO 数据发送模块.93.4 SDI 数据接收模块.103.5 数码管显示模块.114实验验证实验验证.124.1 实验验证方案选择.124.2 实验现象.125 结论与问题讨论结论与问题讨论.125.1 完成设计要求的程度.125.2 遇到的问题及解决方法.135

5、.3 存在的不足及改进思路.135.4 心得体会.13参考文献参考文献.141 引言引言 串行扩展通信接口是器件间进行数据交换的平台和重要渠道。主控同步串行通信模块主要应用于系统内部近距离的串行通讯，如 SPI,IC 等。SPI是英文 Serial Peripheral Interface 的缩写，中文意思是串行外围设备接口，SPI 是 Motorola 公司推出的一种同步串行通讯方式，是一种三线同步总线，因其硬件功能很强，与 SPI 有关的软件就相当简单，使 CPU 有更多的时间处理其他事务。2 SPI 简介简介2.1 SPI 协议和工作原理协议和工作原理顾名思义，串行接口的数据传输方式是串

6、行的，即数据是一位一位地进行传输 虽然串行接口的传输方式导致其传输速度会比较慢，但是它却具有较强的抗干扰能力，并能有较长的传输距离，RS232 口的最大传输距离为 15m。SPI 接口主要应用在 EEPROM，FLASH，实时时钟，AD 转换器，还有数字信号处理器和数字信号解码器之间。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为 PCB 的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议，比如 AT91RM9200.SPI 的通信原理很简单，它以主从方式工作，这种模式通常有一个主设备和一个或多个

7、从设备，需要至少 4 根线，事实上 3 根也可以（单向传输时） 。也是所有基于 SPI 的设备共有的，它们是 SDI（数据输入） ，SDO（数据输出） ，SCK（时钟） ，CS（片选） 。（1）SDO - 主设备数据输出，从设备数据输入（2）SDI - 主设备数据输入，从设备数据输出（3）SCLK - 时钟信号，由主设备产生（4）CS - 从设备使能信号，由主设备控制其中 CS 是控制芯片是否被选中的，也就是说只有片选信号为预先规定的使能信号时（高电位或低电位） ，对此芯片的操作才有效。这就允许在同一总线上连接多个 SPI 设备成为可能。接下来就负责通讯的 3 根线了。通讯是通过数据交换完成的

8、，这里先要知道 SPI 是串行通讯协议，也就是说数据是一位一位的传输的。这就是 SCK 时钟线存在的原因，由SCK 提供时钟脉冲，SDI，SDO 则基于此脉冲完成数据传输。数据输出通过 SDO 线，数据在时钟上升沿或下降沿时改变，在紧接着的下降沿或上升沿被读取。完成一位数据传输，输入也使用同样原理。这样，在至少 8 次时钟信号的改变（上沿和下沿为一次） ，就可以完成 8 位数据的传输。SPI 是一个环形总线结构，由 ss（cs） 、sck、sdi、sdo 构成，其时序其实很简单，主要是在 sck 的控制下，两个双向移位寄存器进行数据交换。假设下面的 8 位寄存器装的是待发送的数据 101010

9、10，上升沿发送、下降沿接收、高位先发送。那么第一个上升沿来的时候 数据将会是 sdo=1；寄存器中的 10101010 左移一位，后面补入送来的一位未知数 x，成了 0101010 x。下降沿到来的时候，sdi 上的电平将锁存到寄存器中去，那么这时寄存器=0101010sdi，这样在 8 个时钟脉冲以后，两个寄存器的内容互相交换一次。这样就完成里一个 spi 时序。2.2 波特率波特率这是一个衡量通信速度的参数。它表示每秒钟传送的 bit 的个数。例如 300 波特表示每秒钟发送 300 个 bit。当我们提到时钟周期时，我们就是指波特率例如如果协议需要4800 波特率，那么时钟是 4800

10、Hz。这意味着串口通信在数据线上的采样率为 4800Hz。通常电话线的波特率为 14400，28800 和 36600。波特率可以远远大于这些值，但是波特率和距离成反比。串行 口每秒发送或接收数据的码元数为传码 ，单位为波特，也叫波特率。若发送或接收一位数据所需时间为 T，则波特率为 1 T，相应的发送 或接收时钟为 1 T Hz 。发送和接收设备的波特率应 一致。位 同步是实现收发双方的码元同步，由数据传输系统的同步控制电路实现。发送端由发送时钟 的定时脉冲对数据序列取样再生，接收端由接收时 钟的定时脉冲对接收数据序列取样判断，恢复原来 的数据序列。因此，接收时钟和发送时钟必须同频 同相，这

11、是由接收端的定时提取和锁相环 电路实现 的。传码率与位同步必须同时满足 。否则，接收设备接收不到有效信息。 3 模块设计模块设计3.1 顶层模块顶层模块 RTL 综合综合顶层文件设计，将波特率发生模块，数据发送模块，数据接收模块，和数码显示模块通过例化语句组合成总的顶层模块。其中数据发送模块为并行输入串行输出模块，在时钟的上升沿发送一位数据，共需要 8 个时钟脉冲即可发送完一字节数据。数据接收模块为串行输入并行输出模块，串行输入的数据来自数据发送模块，在时钟的上升沿接收数据，即由“自己发送的数据自己同步接收”来模拟主从器件间数据的全双工传输。数码管显示模块则是循环显示 08 数字，每循环一次代

12、表传输完一字节。以下是顶层模块 VHDL 源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity spi isport(clk,stop,load: in std_logic; data_in: std_logic_vector(7 downto 0 ); deng_out : out std_logic_vector(7 downto 0 );shuma_out :out std_logic_vector(6 downto 0 );end spi;architecture one

13、of spi iscomponent sdiport(clk_sdi : in std_logic; sdi_in : in std_logic; load : in std_logic; shuma:out integer range 0 to 8; sdi_out : out std_logic_vector(7 downto 0 );end component;component sdoport(clk_sdo,load : in std_logic; sdo_in : in std_logic_vector(7 downto 0); sdo_out : out std_logic);e

14、nd component;component SHUMGport(num:in INTEGER RANGE 0 TO 8;dout:out std_logic_vector(6 downto 0);end component;component fenpinport(clk,stop:in std_logic;clok:out std_logic); end component;signal A,B : std_logic;signal C : INTEGER range 0 to 8;beginu1:sdi port map(sdi_out=deng_out,clk_sdi=A,sdi_in

15、=B,shuma=C,load=load);u2:sdo port map(sdo_out=B,sdo_in=data_in,load=load,clk_sdo=A);u3:SHUMG port map(dout=shuma_out,num=C);u4:fenpin port map(clk=clk,stop=stop,clok=A); end one ;综合后为：3.2 波特率发生器模块波特率发生器模块由于 SPI 同步串行通讯的缺点是波特率不高，通常常用的 SPI 波特率有2400，4800，9600，19200 等比较低的波特率，晶振的频率一般都比较高，需要分频后才能供给 SPI 使用。

16、假设采用 6MHZ 的晶振作为外部时钟，那么要产生 9600 波特率的时钟信号，则需要对 6MHZ 的时钟进行 625 分频。除此之外，为了提高接收电路接收数据的准确度，采取“过采样法”对发送来的同一个数据进行多次采样，这里对数据进行三次采样取平均值。输入 6 MHz 的时钟 ，经过计数分频后得到 9 6 0 0 Hz 的接收时钟信号和脉冲出现的频率是波特率的 3 倍的采样时钟信号。下面是实现该功能的 VHDL 程序：library ieee; use ieee.std_logic_1164.all; entity fenpin is port(clk,stop:in std_logic;cl

17、ok,clk3:out std_logic); end fenpin;architecture one of fenpin is beginprocess(clk)variable counter:integer range 0 to 625; beginif stop = 1 thenif clkevent and clk=1thenif counter=625 then counter:=0;clok=1;else counter:=counter+1;clok=0;end if;end if;if(counter=106 or counter=313 or counter=520)the

18、n clk3=1;else clk3=0;end if;end if;end process;end one; 其中，c l k 为 6 MHz 的时钟；c l o k 为 9 6 0 0 Hz 的接收时钟；c l k3 为脉冲出现的频率是波特率的 3 倍的采样时钟。3.3 SDO 数据发送模块数据发送模块发送电路是在时序脉冲的控制下，利用移位寄存器并行输入串行输出的把数据一位一位的送出去。VHDL 源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sdo isport(c

19、lk_sdo,load : in std_logic; sdo_in : in std_logic_vector(7 downto 0); sdo_out : out std_logic);end sdo;architecture one of sdo issignal buff : std_logic_vector(7 downto 0);beginprocess(clk_sdo)beginif clk_sdoevent and clk_sdo = 1 thenif load = 1 thenbuff=sdo_in;else buff(7 downto 1) = buff(6 downto

20、0);end if;end if;sdo_out = buff (7);end process;end one ;其中，sdo_in : in std_logic_vector(7 downto 0); 为并行输入端 口 8 位数据，clk_sdo 为输入端口发送时钟；sdo_out : out std_logic 为输出串行端口；当 load=1 ，则把待发送的数据送入数据缓冲区 BUFF,然后根据时钟的上升沿的到来把数据一位一位的从缓冲器送给串行输出。如图所示，第一次装载待发送数据 10101010，第二次装载待发送数据 01010101 于缓冲区，共 2 字节数据，从仿真图上可以看到，串

21、行输出分贝输出了 2 字节数据：10101010，和 01010101 3.4 SDI 数据接收模块数据接收模块接收电路的功能是在时钟控制下，采样串行输 入端口上的数据，执行采样判断， 检测帧同步标志， 把后续数据依次送达对应的并行输出端口上。下面 是实现上述功能的 VHDL 源程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sdi isport(clk_sdi : in std_logic; sdi_in : in std_logic; shuma:out integer

22、range 0 to 8; sdi_out : out std_logic_vector(7 downto 0 );end sdi;architecture one of sdi issignal buff : std_logic_vector(7 downto 0);beginprocess(clk_sdi)variable cout : integer range 0 to 8 ;beginif clk_sdievent and clk_sdi = 1 thenif cout=8 then cout:=0;sdi_out=buff;else buff(7-cout)=sdi_in;cout

23、 := cout + 1 ; end if;end if;shuma = cout;end process;end one ;数据一位一位的接收，接收一位就把它存放于接收缓冲寄存器，等待缓冲器满后就并行输出数据由程序读取。如仿真图所示，串行传来的两字节数据 10101010 和 01010101，数码管循环显示从 08，当显示 8 时代表缓冲器满，并串行输出数据，SDI_OUT 为串行输出的数据。3.5 数码管显示模块数码管显示模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std

24、_logic_unsigned.all;entity SHUMG is port(num:in INTEGER RANGE 0 TO 8;dout:out std_logic_vector(6 downto 0);end SHUMG;architecture a1 of SHUMG isbeginwith num selectdout=1111110 when 0, 0110000 when 1, 1101101 when 2, 1111001 when 3, 0110011 when 4, 1011011 when 5, 1011111 when 6, 1110000 when 7, 111

25、1111 when 8, 0000000 when others;end a1;数码管显示模块用来方便表示出数据传输的过程，从 08 循环显示，8 代表数据传输完毕准备传送或接收下一字节数据。4实验验证实验验证4.1 实验验证方案选择实验验证方案选择由于要在 DE2 板上验证 SPI 有一定难度。我们的方案一我们的方案一就是利用串口调试助手，PC 机作为从器件，目标板做为主器件进行 SPI 通讯。我们的方案二我们的方案二是完全在 DE2 板上模拟主从同步串行通讯，但是由于考虑到 DE2 板上可以用的验证设备（开关和 LED 灯）不够，所以我们决定在 DE2 版上对所设计的 SPI 模块进行调整

26、，自己发送的数据自己接收，模拟实现了主从之间通过不串行通讯。在这里我们采用的是方案 2，优点是易于实现。我们把 SDO 发送数据模块直接接到了 SDI数据接收模块，因此我们只要验证：通过发送以自己数据，待 8 个时序脉冲后数据发送完的同时也被接收，则说明我们的思路正确。4.2 实验现象实验现象说明：开关 SW8 代表 LOAD 数据装载。 开关 SW9 代表时钟时能SW0SW7 作为发送数据的数据缓冲器，即发送模块数据输入端，存待发送的数据。 LED0LED7 读取数据接收模块的数据接收状态。 数码管循环显示 08.当我们拨动开关，准备好待发送数据时，先 LOAD 把数据送入缓冲区，然后使时钟时能，这是开始发送和接收数据同步。数码管从 08 显示，当数码管显示 8 时，灯的状态与开关的状态相对应，灯亮代表数据位 1，灯灭为