EDA实验教程1

1、设计案例1：16位移位寄存器设计（一）设计目的 1、学习掌握循环移位寄存器的设计实现方法。 2、熟练运用Quartus II软件，熟悉EDA的VHDL程序设计和实现方法。 3、掌握应用EDA常用工具软件进行时序逻辑电路的设计、分析、综合、仿真等的方法与技巧。（二）基础知识与能力层次要求2、 能力层次要求：电类专业工程设计能力（设计）（第三级）:（三）设计技术指标与要求 设计一个16位循环移位寄存器，首先设定参与循环移位的16位数值，而后每来一次脉冲降沿，16位数值依次右移1位。（四）设计过程详解4.1设计方案（1）移位寄存器基本功能 16位循环移位寄存器中，Q表示输入的初始值，DOUT表示当前

2、数值；SET表示预设计数值，SET为“1”，初始计数值打入器件；LR表示移位方向，LR为“0”，循环右移位，LR为“1”，循环左移位；CLK为移位脉冲。16位循环移位寄存器的功能表如下：表4.1 移位寄存器功能表CPLDLR工作状态X1X置数0>100循环右移0>101循环左移 移位开始，循环左移时，CLK上每来一个脉冲升沿，寄存器从输出从低位开始依次左移一位，同时最高位给最低位。相反，循环右移时，从最高位开始依次右移一位，同时最低位给最高位。（2）设计方案 方案一：可以首先设计D触发器，而后通过D触发器的互联实现16位循环移位寄存器；或者使用多片74151芯片互联实现16位循环移

3、位寄存器，具体如图4.1所示。741517415116位并行输入Q移位数控制端CLK16位并行输出的一端DOUT图4.1 16位循环移位寄存器原理框图1 方案二：采用计数脉冲CLK作为敏感量，CLK的每个上升沿，输出量DOUT的每一位赋给左边一位或右边一位。同时循环左移时，最高位赋给最低位，循环右移时，最低位赋给最高位，语句可采用case.when、with.select、if.then以及加减运算等多种结构实现。具体如图4.2所示。16位循环左移电路16位循环右移位电路4位全加器74283移位数控制端S16位并行输入Pin根据移位方式产生所需要的译码序列4位全加器74283自定义4-16译码

4、电 路移位数控制端S移位方式控制端A、B、LorR移位方式控制端A、B、LorR16位循环移位并行输出16位译码序列循环移位输出信号处理产生最终的期望输出信号16位自定义移位并行输出图4.2 16位循环移位寄存器原理框图24.2设计过程 运用Quartus II软件的文本文件输入方法，编写VHDL程序，实现16位循环移位寄存器的设计。首先给出设计原理并提出实现方案论证，通过设计输入、编译综合、仿真验证等过程完成并验证设计。（1）建立循环移位寄存器工程 使用Quartus II软件建立16位循环移位寄存器工程：如图4.3所示.图4.3 VHDL工程文件建立（2）程序设计 本例的参考VHDL源程序

5、如下：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY YWJCQ IS PORT (CLK,SET,LR:IN STD_LOGIC; Q: IN STD_LOGIC_VECTOR(15 DOWNTO 0); D:BUFFER STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY YWJCQ;ARCHITECTURE ART OF YWJCQ IS BEGIN PROCESS(CLK) VARIABLE TMP: STD_LOGIC; BEGIN IF

6、SET='1' THEN D<=Q; ELSIF CLK'EVENT AND CLK='0' THEN IF LR='1' THEN TMP:=D(15); D(15 DOWNTO 1)<=D(14 DOWNTO 0); D(0)<=TMP; ELSE TMP:=D(0); D(14 DOWNTO 0)<=D(15 DOWNTO 1); D(15)<=TMP; END IF; END IF; END PROCESS;END ARCHITECTURE ART;（3） 编译源程序用VHDL语言编辑源程序，编译运行

7、，具体如图4.5所示。 图4.5 VHDL编译界面4.3分析与结论（1）生成器件将设计程序进行打包封装，所生成的器件如图4.6所示。 图4.6 VHDL程序生成器件界面（2）引脚分配由所生成的器件编辑出原理图，然后进行管脚分配，结果如图4.7所示。 图4.7 管脚分配图（3）仿真波形输入进行初始值设定，具体如图4.8所示。 图4.8 仿真设置图进行仿真，具体如图4.9所示。图4.9 仿真结果图（4）仿真结果分析1）波形分析1：移位开始，当SET端置“1”时，不论CLK和LR端口输入何值，其工作状态均显示为“置数”的工作状态。当SET端置“0”，LR端置“0”时，CLK上每来一个脉冲升沿，寄存器

8、输出从高位开始依次右移一位，同时最低位给最高位，实现“循环右移”。具体如图4.10所示：图4.10 仿真分析1结果图2）波形分析2：移位继续，当SET端置“0”，LR端置“1”时，CLK上每来一个脉冲升沿，寄存器输出从低位开始依次左移一位，同时最高位给最低位，实现“循环左移”。具体如下图4.11所示：图4.12 仿真分析2结果图设计案例2：十字路口交通灯设计（一）设计目的 1、学会使用数字电子技术以及EDA技术解决工程实际问题。 2、锻炼自主方案设计能力、软硬件设计能力。（二）基础知识与能力层次要求电类专业创新设计能力（创新）（第四级）；:（三）设计技术指标与要求1、设计要求模拟十字路口交通信

9、号灯的工作过程，利用实验板上的两组红、黄、绿LED作为交通信号灯，设计一个交通信号灯控制器。要求： （1） 交通灯从绿变红时，有5秒黄灯亮的间隔时间； （2） 交通灯红变绿是直接进行的，没有间隔时间； （3）绿灯时间为26秒，红灯时间为30秒； （4） 在任意时间，显示每个状态到该状态结束所需的时间。 甲道 乙道 图3.1 路口交通管理示意图表3.1 交通信号灯的4种状态ABCD甲道交通灯红（30秒）红绿（26秒）黄（5秒）乙道交通灯绿黄红红（四）设计过程详解4.1、 设计原理本实验中主要应用了状态机以及减法器的设计原理。在状态连续变化的数字系统设计中，采用状态机的设计思想有利于提高设计效率，

10、增加程序的可读性，减少错误的发生几率。同时，状态机的设计方法也是数字系统中一种最常用的设计方法。能够做到甲道、乙道的红绿灯闪亮的时间相同，在绿灯跳变红灯的过程中能够用黄灯进行过渡，使得行驶过程中的车辆有足够的时间停下来。同时在甲道、乙道各设立一组计时显示器，能够显示相应的红、黄、绿倒计时。可以利用VHDL语言合理设计系统功能，使红黄绿灯的转换有一个准确的时间间隔和转换顺序。4.2、系统方案本设计可分为分频、计数、状态控制、显示分配、译码显示五部分。进程将CLK信号分频后产生1秒信号，然后构成两个十进制计数器，并产生允许十位计数器计数的控制信号。状态寄存器实现状态转换和产生状态转换的控制信号，下

11、个模块产生次态信号和信号灯输出信号，以及每一个状态的时间值。经过五个模块的处理，使时间计数、红绿灯显示能够正常运行。原理框图如图4.1所示：（顶层原理图见附录6）。 图4.1 交通信号灯控制器程序原理框图4.3、实现过程1计数模块分频器实现的是将高频时钟信号转换成低频的时钟信号，用于触发控制器和计数器。该分频器实现的是10兆赫兹分频，将10兆赫兹的时钟信号分频成一赫兹的时钟信号。生成的模块文件如图4.2所示（VHDL程序见附录1）。图4.2 分频器模块文件2计数模块计数模块由30进制、26进制、5进制三个计数器用来给状态机做状态切换触发信号，并为显示模块提供倒计时时间。使能端控制定时器是否工作

12、，复位端控制复位。当正常计时开始后，既由最大值开始倒计数，减到1时产生进位信号。以30进制计数器为例，程序流程图如图4.3所示（VHDL程序见附录2）。图4.3 计数器程序流程图3状态机模块控制模块根据外部输入信号和计时模块产生的输出信号，产生系统的状态机，控制其他部分协调工作。计时模块用来为显示译码模块提供倒计时时间。本模块采用状态机进行设计，可以定义出四种状态，分别为S0:甲道红灯且没有车辆行驶，乙道路灯；S1:甲道红灯，乙道道黄灯；S2:甲道绿灯，乙道红灯；S3: 甲道黄灯灯，乙道红灯。利用CASE语句定义状态的转换方式及时间的变换方式，达到甲道、乙道绿灯亮26秒，红灯亮30秒，黄灯亮5

13、秒的设计要求。 其程序流程图如图4.4所示（VHDL程序见附录3）。图4.4状态机模块序流程图4显示分配模块计数模块由三个不同进制的计数器组成，不同状态下，需要将不同的计数器的值赋给两组不同的数码管进行显示，所以需要根据状态机状态信息分配显示状态，其程序流程图如图4.5所示（VHDL程序见附录4）.图4.5显示分配模块序流程图5译码显示模块数码管有7段组成，分共阳极和共阴极，本次设计采用共阳极数码管。当输入为低电平时，数码管显示；当输入为高电平时，数码管不显示。用这样的方法输入不同的高低信号控制数码管的显示。其程序流程图如图4.6所示。图4.6 译码器程序流程图4.4 调试及结果1 分频模块仿

14、真系统时钟计时模块需要1HZ的脉冲。分频模块主要为系统提供所需的时钟计时脉冲。该模块将10MHZ的脉冲信号进行分频，产生1S的方波，作为系统时钟计时信号。仿真波形其程序流程图如图4.7所示（以九分频为例）。图4.7 分频模块仿真图2 计时模块仿真计数模块由30进制递减计数器、26进制递减计数器、5进制递减计数器组成，分频后得到的1Hz的信号为计数模块提供时钟信号，使能en高电平有效，rst低电平复位，仿真波形如图4.8所示。图4.8.1 30进制递减计数器模块仿真图图4.8.2 5进制递减计数器模块仿真图图4.8.3 26进制递减计数器模块仿真图3 状态机模块仿真控制模块根据外部输入信号和计时

15、模块产生的输出信号，产生系统的状态机，控制其他部分协调工作。计时模块用来为显示译码模块提供倒计时时间。同时输出甲乙道口的红绿灯控制信号和数码管显示状态控制信号。仿真波形如图4.9所示。图4.9 26状态机模块仿真图4 显示状态分配模块仿真数码管在不同状态下，需要将不同的计数器的值赋给两组不同的数码管进行显示，所以需要根据状态机状态信息分配显示状态，仿真波形如图4.10所示。图4.10 显示状态分配模块仿真图5 顶层文件仿真总电路作为顶层模块，将分频模块、计数模块、控制模块和显示模块等连接起来，加入输入输出，构成顶层文件。仿真波形如图4.11所示。图4.11 总体电路仿真图6 仿真结果分析通过设

16、定clk值以及rst初值，就可以得到如上所示的仿真波形图。由仿真波形图可以看出波形是由计时进位信号触发而显示出各个状态的。所有交通灯都变为红灯状态（符合任务书的要求）。7 下载与测试 将程序下载到实验板后，rst置于高电平后，可以看到LED灯的显示情况为甲道亮红灯，乙道亮绿灯，甲道数码管显示30秒，乙道数码管显示26秒。乙道倒计时结束后再进行5秒倒计时，并且交通灯变为黄灯；当乙道倒计时结束后，甲道数码管显示26，乙道数码管显示30，甲道变为绿灯，乙道变为红灯，继续进行倒计时；甲道倒计时结束后再经行5秒倒计时，交通灯变为黄灯；乙道倒计时结束后再回到初始状态。 从实验板上可以看出硬件测试下的效果达

17、到了设计的要求，能够实现交通信号灯控制器的基本功能。附录.：顶层文件及仿真截图一、图形法与VHDL语言的全加器设计（一）设计目的1、掌握全加器器的工作原理及设计方法；2、掌握Quartus II设计软件的基本步骤；3、学会EDA设计的基本思路及方法。（二）基础知识与能力层次要求（1）电子电路基础应用能力（基础）（第一级）:（三）设计技术指标与要求1、设计要求（1） 首先掌握一位全加器原理图输入的基本方法、步骤，对其进行编译、测试、仿真；（2） 其次学会将一位全加器组合为四位全加器，在Quartus II 设计软件中进行功能仿真测试；（3） 学会利用硬件设计语言设计两个八段数码管和拨码开关驱动程

18、序；最后能将全加器程序和数码管程序下载到FPGA芯片中，实现通过数码管显示拨码开关加法操作，拨码开关上拨，数码管自动显示加一；（4）撰写设计报告。（四）制作提示1、方案提示：（1）选用Alteral公司cyclone II 家族系列芯片，数码管、拨码开关自购合适型号（2）也可以选用其他方案（自选型号）。（3）参考原理图（五）设计报告要求（1200字以上）1、选定设计方案；2、拟出设计步骤，画出设计电路，分析并计算主要元件参数值；3、列出测试数据表格；4、调试总结，并写出设计报告。三、序列检测器的设计（一）设计目的1、掌握序列检测器的工作原理；2、学会用状态机进行数字系统设计。（二）基础知识与能

19、力层次要求电类专业综合实践能力（基础）（第一级）:（三）设计技术指标与要求（1）软件可实现红、绿、黄灯模拟计时，并显示，要求准确率>99%；（2）软件可实现甲、乙路口的通行、禁止管理，并可以实时调整；（3）在面包板上或万能板或PCB板上安装电路；（4）撰写设计报告。（四）制作提示1、 序列检测器的基本工作过程序列检测器用于检测一组或多组由二进制码组成的脉冲序列信号，在数字通信中有着广泛的应用。 当序列检测器连续收到一组串行二进制码后， 如果这组码与检测器中预先设置的码相同，则 输出1， 否则输出0。 由于这种检测的关键在于正确码的收到必须是连续的， 这就要求检测器必须记住前一次的正确码及

20、正确序列， 直到在连 续的检测中所收到的每一位码都与预置的对应码相同。 在检测过程中， 任何一位不相等都将回到初始状态重新开始检测。方框图如下： 本实验要从一串二进制码中检测出一个已预置的8 位二进制码10001110 ，每增加一位二进制码相当于增加一个状态，再加上一个初始态，用9个状态可以实现。其过程如下：（五）设计报告要求（1200字以上）1、选定设计方案；2、拟出设计步骤，画出设计电路，分析并计算主要元件参数值；3、列出测试数据表格；4、调试总结，并写出设计报告。 四、数码管动态扫描显示（一）设计目的1、掌握数字钟的工作原理及设计方法；2、熟练掌握硬件设计语言设计分频，计数、串形扫描显示

21、电路的方法；3、熟悉使用CPLD/FPGA芯片驱动数码管显示。（二）基础知识与能力层次要求电子类专业综合实践能力（综合）（第二级）:（三）设计技术指标与要求1、设计要求（1） 首先掌握数码管串行扫描工作原理，会利用硬件设计语言书写数码管串行扫描驱动程序；（2） 其次掌握分频器、计数器工作原理及方法，会用硬件设计语言在FPGA/CPLD芯片中实现相应电路；（3） 最后能够将上述模块组合为一个有效系统，实现在数码上显示一个完整的数字钟；（4）撰写设计报告。2、技术指标 略（四）制作提示 动态驱动是将所有数码管的8个显示笔划"a,b,c,d,e,f,g,dp"的同名端连在一起，另外为每个数码管的公共极COM增加位选通控制电路，位选通由各自独立的I/O线控制，当FPGA输出字形码时，所有数码管都接收到相同的字形码，但究竟是那个数码管会显示出字形，取决于FPGA对位选通COM端电路的控制，所以我们只要将需要显示的数码管的选通控制打开，该位就显示出字形，没有选通的数码管就不会亮。通过分时轮流控制各个数码管的的COM端，就使各个数码管轮流受控显示，这就是动态驱动。在轮流显示过程中，每位数码管的点亮时间为12ms，由于人的视觉暂留现象及发光二极管的余辉效应