第3章 组合逻辑电路(发出版社)

1、 第第3 3章章 组合逻辑电路组合逻辑电路 学习学习要求要求: : 1. 1. 清楚组合逻辑电路的概念与特点；清楚组合逻辑电路的概念与特点； 2. 2. 掌握组合逻辑电路的分析方法；掌握组合逻辑电路的分析方法； 3. 3. 掌握使用中规模集成逻辑器件的方法，并能掌握使用中规模集成逻辑器件的方法，并能 用中规模集成器件设计满足逻辑要求的电路。用中规模集成器件设计满足逻辑要求的电路。 1 3.1 3.1 组合逻辑电路的结构与特点组合逻辑电路的结构与特点 组合逻辑电路组合逻辑电路: : 电路在任一时刻的输出状态仅由电路在任一时刻的输出状态仅由该时刻的输入信号决定该时刻的输入信号决定, ,与电路在此信

2、号输入之前的与电路在此信号输入之前的状态无关。状态无关。 图图3-1 3-1 组合逻辑电路结构图组合逻辑电路结构图2（1 1）逻辑功能特点：组合逻辑电路的输出状态仅取决于）逻辑功能特点：组合逻辑电路的输出状态仅取决于当前时刻的输入，与电路原来的状态无关。也就是说，每当前时刻的输入，与电路原来的状态无关。也就是说，每个输出信号个输出信号FiFi是输入信号是输入信号xixi的逻辑函数，可表示为：的逻辑函数，可表示为： （i=1,2,3,mi=1,2,3,m）（2 2）结构特点：组合逻辑电路仅由基本逻辑门组成，不）结构特点：组合逻辑电路仅由基本逻辑门组成，不包含任何存储元件（第五章中的触发器），无记

3、忆功能。包含任何存储元件（第五章中的触发器），无记忆功能。电路的输入与输出之间没有反馈回路。电路的输入与输出之间没有反馈回路。组合逻辑电路有如下特点：组合逻辑电路有如下特点：),.,(21niixxxfF 3 3.2 3.2 组合逻辑电路的分析组合逻辑电路的分析3.2.1 3.2.1 组合逻辑电路的分析方法组合逻辑电路的分析方法(1) (1) 根据给定的逻辑电路根据给定的逻辑电路 , ,写出输出逻辑函数写出输出逻辑函数表达式表达式; ;( (2) 2) 根据根据逻辑表达式逻辑表达式, ,列出真值表列出真值表; ;(3) (3) 观察真值表，用文字概括出电路的逻辑功能。观察真值表，用文字概括出电

4、路的逻辑功能。 (4)(4)检验原电路设计是否最简，并改进。检验原电路设计是否最简，并改进。 图图3-2 3-2 组合逻辑电路的分析方法组合逻辑电路的分析方法43.2.2 3.2.2 组合逻辑电路的分析举例组合逻辑电路的分析举例【例例3-1】分析图分析图3-3所示逻辑电路的功能。所示逻辑电路的功能。 （1）写出输出逻辑函数）写出输出逻辑函数表达式。表达式。（2）由表达式列出真值）由表达式列出真值表。真值表如表表。真值表如表3-1所示。所示。 PABFPCABC图图3-3 3-3 例例3.13.1的逻辑图的逻辑图5输入输入输出输出A AB BC CF F0 00 00 00 00 00 01 1

5、1 10 01 10 01 10 01 11 10 01 10 00 01 11 10 01 10 01 11 10 00 01 11 11 11 1（3 3）描述逻辑功能。）描述逻辑功能。由真值表可知：在输入由真值表可知：在输入A A、B B、C C三个变量中，有奇数个三个变量中，有奇数个1 1时，时，输出输出F F为为1 1，否则为，否则为0 0。因此，。因此，原图所示的电路为三位的判奇原图所示的电路为三位的判奇电路，又称为奇校验电路。电路，又称为奇校验电路。（4 4）检验原电路设计是否最）检验原电路设计是否最简。简。画出卡诺图，化简结果与原电画出卡诺图，化简结果与原电路一致，说明原电路设

6、计合理，路一致，说明原电路设计合理，无需改进。无需改进。 真值表真值表6【例例3.2】组合电路如图组合电路如图3-4所示，分析该电路的逻辑功能。所示，分析该电路的逻辑功能。解解:（1）由逻辑图逐级写出逻）由逻辑图逐级写出逻辑表达式。为了写表达式方便，辑表达式。为了写表达式方便，借助中间变量借助中间变量P、Q、R。（2）列真值表，如表）列真值表，如表3-2所示。所示。 PBQABCRAPABFPQRBABCAB图图3-4 3-4 例例3.23.2的电路图的电路图7（3 3）分析逻辑功能。）分析逻辑功能。由真值表可以看出：由真值表可以看出：A A、B B中只要一个为中只要一个为0 0，F=1F=1

7、；A A、B B全为全为1 1时，时，F=0F=0。F F与与输入输入C C无关。无关。该电路为该电路为A A、B B的与非运的与非运算电路。算电路。 输入输出ABCF00010011010101111001101111001110 表表3-2 3-2 例例3.23.2的真值表的真值表8（4 4）检验该电路设计是否最简，并改进。）检验该电路设计是否最简，并改进。经卡诺图经卡诺图3-5(a)3-5(a)化简得，发现原电路的设计方案并不化简得，发现原电路的设计方案并不是最简，应改进。改进后的电路如图是最简，应改进。改进后的电路如图3-5(b)3-5(b)所示。所示。 问题问题（1 1）如何用逻辑代

8、数化简该函数？）如何用逻辑代数化简该函数？ （2 2）如何用卡诺图化简逻辑函数？如何用卡诺图化简逻辑函数？ 图图3-53-5（a a）例例3.23.2化简过程及逻辑图化简过程及逻辑图(b)(b)化简后的逻辑图化简后的逻辑图9【例例3.33.3】如图如图3-63-6所示电路，分析功能。所示电路，分析功能。解：（解：（1 1）此图为多输出组合逻辑电路。先写出每）此图为多输出组合逻辑电路。先写出每个输出的逻辑表达式。个输出的逻辑表达式。 由输入端开始逐级向后分析，最终可以得到输由输入端开始逐级向后分析，最终可以得到输出的逻辑表达式：出的逻辑表达式：10 图图3-6 3-6 例例3.33.3的电路图的

9、电路图11（2 2）将输入变量的不同取）将输入变量的不同取值代入输出逻辑函数表达值代入输出逻辑函数表达式，得到其真值表，如表式，得到其真值表，如表3-33-3所示。所示。（3 3）描述电路的逻辑功能。）描述电路的逻辑功能。如果将如果将A A、B B看作两个加数，看作两个加数，C C看作是低位来的进位，而看作是低位来的进位，而 则是全加和，是本位向高则是全加和，是本位向高位的进位，很显然这是一位的进位，很显然这是一个一位的二进制全加器。个一位的二进制全加器。 输入输入输出输出A AB BC CF F1 1F F2 20 00 00 00 00 00 00 01 11 10 00 01 10 01

10、 10 00 01 11 10 01 11 10 00 01 10 01 10 01 10 01 11 11 10 00 01 11 11 11 11 11 1表表3-3 3-3 例例3.33.3的真值表的真值表123.3 3.3 组合逻辑电路的设计组合逻辑电路的设计 3.3.1 3.3.1 组合逻辑电路的设计方法组合逻辑电路的设计方法（1 1）逻辑抽象。将文字描述的逻辑命题转换成真值表）逻辑抽象。将文字描述的逻辑命题转换成真值表叫逻辑抽象。叫逻辑抽象。 （2）进行函数化简，化简形式应依据所用器件类型而进行函数化简，化简形式应依据所用器件类型而定。定。 （3）根据化简的结果，画出对应的逻辑电路

11、图根据化简的结果，画出对应的逻辑电路图。一般步骤一般步骤:13【例例3.43.4】设计一个组合逻辑电路，要求满足以下功能：设计一个组合逻辑电路，要求满足以下功能：当输入控制端当输入控制端E=0E=0时，输出端时，输出端F=A+BF=A+B；当；当E=1E=1时，输出端时，输出端F=ABF=AB。 解：（解：（1 1）逻辑抽象。）逻辑抽象。 设设E E、A A、B B分别代表三个输入变量，分别代表三个输入变量，F F为输出变量。根据为输出变量。根据题意列真值表，如表题意列真值表，如表3-43-4所示。所示。3.3.2 3.3.2 组合逻辑电路的设计举例组合逻辑电路的设计举例14（2 2）画卡诺图

12、进行函数化简，）画卡诺图进行函数化简，如图如图3-83-8所示。所示。输入输入输出输出EABF00000011010101111000101011001111ABBEAEF表表3-4 3-4 例例3.43.4的真值表的真值表15（3 3）画逻辑图，如图）画逻辑图，如图3-93-9所示所示 图图3-9 3-9 例例3.43.4的逻辑图的逻辑图16【例例3.53.5】假设检验某产品是否合格要看四种指标，其中假设检验某产品是否合格要看四种指标，其中有一项指标为主指标。当包含主指标在内的三项指标合有一项指标为主指标。当包含主指标在内的三项指标合格时，产品属于正品，否则为废品。设计该产品质量检格时，产品

13、属于正品，否则为废品。设计该产品质量检验器。要求用与非门实现。验器。要求用与非门实现。解：（解：（1 1）确定输入输出变量：设）确定输入输出变量：设A A、B B、C C、D D分别代表分别代表产品的四种指标，其中产品的四种指标，其中A A为主指标，为为主指标，为1 1时表示相应的指时表示相应的指标合格，为标合格，为0 0表示不合格；用表示不合格；用F F表示产品质量的检测结果，表示产品质量的检测结果，即输出变量，取值为即输出变量，取值为1 1时表示正品，为时表示正品，为0 0表示废品。列出表示废品。列出真值表，如表真值表，如表3-53-5所示。所示。17输入输入输出输出ABCDF000000

14、0010001000011001000010100110001110100001001010100101111100011011111011111118（2 2）利用卡诺图进行化简，如图）利用卡诺图进行化简，如图3-103-10所示可得：所示可得：FABDACDABC由于题目要求用与非门实现，因此将逻辑表达由于题目要求用与非门实现，因此将逻辑表达式变换成与非式：式变换成与非式：FABD ACD ABC 图图3-10 3-10 例例3.53.5的卡诺图的卡诺图19（3 3）画逻辑图，如图）画逻辑图，如图3-113-11所示所示 图图3-11 3-11 例例3.53.5的逻辑图的逻辑图20【例例3

15、.63.6】某航空公司上海至广州每天有三班航班，按优某航空公司上海至广州每天有三班航班，按优先级别依次分为先级别依次分为A A、B B、C C三班。在航空淡季，若有多班同三班。在航空淡季，若有多班同时发出飞行请求，则只允许其中优先级别最高的航班飞时发出飞行请求，则只允许其中优先级别最高的航班飞行。试设计一个满足此要求的逻辑电路行。试设计一个满足此要求的逻辑电路。解：（解：（1 1）设输入变量为）设输入变量为A A、B B、C C分别代表三班航班，分别代表三班航班，有飞行请求时其值为有飞行请求时其值为1 1，无飞行请求时则为，无飞行请求时则为0 0；输出为；输出为A A、B B、C C三班航班的

16、飞行信号，分别用三班航班的飞行信号，分别用F1F1、F2F2、F3F3表示，表示，取值为取值为1 1表示允许对应的航班飞行，取值为表示允许对应的航班飞行，取值为0 0表示不允表示不允许其飞行。许其飞行。21输入输入输出输出ABCF1F2F3000000001001010010011010100100101100110100111100根据题意，可列出其真值表，如表根据题意，可列出其真值表，如表3-63-6所示：所示： 表表3-6 3-6 例例3.63.6的真值表的真值表22（2 2）利用卡诺图进行化简，如图）利用卡诺图进行化简，如图3-123-12所示可得：所示可得：CBAFBAFAF321

17、图图3-123-12例例3.63.6的卡诺图的卡诺图23（3 3）画逻辑图，如图）画逻辑图，如图3-133-13所示所示 图图3-13 3-13 例例3.63.6的逻辑图的逻辑图243.4 3.4 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险3.4.1 产生竞争冒险现象的原因产生竞争冒险现象的原因 组合电路中，若某个变量通过两条以上路径到达输组合电路中，若某个变量通过两条以上路径到达输出端，由于每条路径上的延迟时间不同，到达逻辑门出端，由于每条路径上的延迟时间不同，到达逻辑门的时间就有先有后，这种现象称为竞争。由于竞争就的时间就有先有后，这种现象称为竞争。由于竞争就有可能使真值表描述的

18、逻辑关系受到暂时性的破坏，有可能使真值表描述的逻辑关系受到暂时性的破坏，在输出端产生错误结果，这种现象称为冒险。在输出端产生错误结果，这种现象称为冒险。 25 产生竞争冒险现象产生竞争冒险现象 不产生竞争冒险现象不产生竞争冒险现象 竞争是产生冒险的必然条件，而冒险并非竞争的必竞争是产生冒险的必然条件，而冒险并非竞争的必然结果。然结果。 图图3-14 3-14 竞争冒险逻辑图竞争冒险逻辑图263.4.2 冒险的分类冒险的分类 根据干扰脉冲的极性，冒险可分为偏根据干扰脉冲的极性，冒险可分为偏“0”冒险和偏冒险和偏“1”冒险。冒险。 型型(偏偏“0”冒险冒险) 型型( (偏偏“1”冒险冒险) AAA

19、A图图3-15 3-15 偏偏“0 0”冒险和偏冒险和偏“1 1”冒险冒险273.4.3 冒险现象的判别冒险现象的判别 1代数法代数法【例【例3.7】判断逻辑函数是否存在冒险现象。判断逻辑函数是否存在冒险现象。 解：观察逻辑表达式可知：变量解：观察逻辑表达式可知：变量A和和C都分别出现了多都分别出现了多次，均具备竞争条件，所以应对这两个变量进行分析，次，均具备竞争条件，所以应对这两个变量进行分析，如表所示。如表所示。28当当B=C=0B=C=0时，时， AA AAA输入输入输出输出BCF00011011FAA变量变量A A存在存在“0 0”型冒险。型冒险。输入输入输出输出ABF00001010

20、111C变量变量C C不存在冒险现象。不存在冒险现象。 表表3-7 3-7 代数法判别冒险现代数法判别冒险现象（存在象（存在“0 0”型冒险）型冒险）表表3-8 3-8 代数法判别冒险现象（不代数法判别冒险现象（不存在冒险现象存在冒险现象）29 2 2卡诺图法卡诺图法 画出逻辑函数的卡诺图，当卡诺图中两个合并最小画出逻辑函数的卡诺图，当卡诺图中两个合并最小项相切（不相交），而又无第三个卡诺圈将它们圈在项相切（不相交），而又无第三个卡诺圈将它们圈在一起，那么，这个逻辑函数可能出现冒险现象。如果一起，那么，这个逻辑函数可能出现冒险现象。如果圈圈“1 1”则为则为“0 0”型冒险，而圈型冒险，而圈“

21、0 0”则为则为“1 1”型冒型冒险。当卡诺圈相交或相离时均无竞争冒险产生。险。当卡诺圈相交或相离时均无竞争冒险产生。 和和ACAC两个卡诺圈相切处两个卡诺圈相切处B=C=0B=C=0，A A发生变化时将产发生变化时将产生冒险生冒险 BC图图3-16 3-16 卡诺图法判别冒险现象卡诺图法判别冒险现象303.4.4 3.4.4 冒险现象的消除冒险现象的消除1 1修改逻辑设计修改逻辑设计增加多余项增加多余项例如：函数，当例如：函数，当B=C=1B=C=1时，存在竞争冒险。若增加时，存在竞争冒险。若增加乘积项，则，当乘积项，则，当B=C=1B=C=1时，时，F F恒为恒为1 1，从而消除了冒险。，

22、从而消除了冒险。 2 2引入选通脉冲引入选通脉冲 在输入端加一个选通脉冲信号，当它为在输入端加一个选通脉冲信号，当它为0 0时，输出时，输出门被封锁输出一直为门被封锁输出一直为1 1，此时干扰脉冲不会输出，即，此时干扰脉冲不会输出，即电路的冒险反映不到输出端。由于干扰脉冲只发生在电路的冒险反映不到输出端。由于干扰脉冲只发生在输入信号变化的瞬间，待电路进入稳态后，再让选通输入信号变化的瞬间，待电路进入稳态后，再让选通信号为信号为1 1，打开输出门，使最后输出的是稳定状态的，打开输出门，使最后输出的是稳定状态的值，从而抑制干扰脉冲的输出，消除了冒险现象。值，从而抑制干扰脉冲的输出，消除了冒险现象。

23、 313 3接入滤波电容接入滤波电容 由于竞争冒险产生的干扰脉冲很窄，因此常在输出由于竞争冒险产生的干扰脉冲很窄，因此常在输出端对地并联接上滤波电容端对地并联接上滤波电容C C（如图（如图3-193-19所示），或在所示），或在本级输出端与下级输入端之间，串联接上一个积分电本级输出端与下级输入端之间，串联接上一个积分电路，可将干扰脉冲消除。路，可将干扰脉冲消除。 图图3-18 3-18 引入选通脉冲消除冒险引入选通脉冲消除冒险图图3-193-19加滤波电路消除冒险加滤波电路消除冒险323.5 3.5 常用中规模组合逻辑器件常用中规模组合逻辑器件3.5.1 3.5.1 编码器编码器 所谓编码就是

24、将特定含义的输入信号（文字、数字、所谓编码就是将特定含义的输入信号（文字、数字、符号）转换成二进制代码的过程。实现该转换过程的符号）转换成二进制代码的过程。实现该转换过程的逻辑电路称为编码器。逻辑电路称为编码器。 按照编码方式不同，编码器可分为普通编码器和优按照编码方式不同，编码器可分为普通编码器和优先编码器。按照输出代码种类的不同，可分为二进制先编码器。按照输出代码种类的不同，可分为二进制编码器和非二进制编码器。编码器和非二进制编码器。 331 1普通二进制编码器普通二进制编码器 普通编码器工作时，任何时刻只允许一个输入信号普通编码器工作时，任何时刻只允许一个输入信号有效，否则输出将发生错误

25、。若输入信号的个数有效，否则输出将发生错误。若输入信号的个数N N与与输出编码的位数输出编码的位数n n满足满足N= N= ，此电路称为二进制编码，此电路称为二进制编码器或线器或线 -n-n线编码器。线编码器。 【例例3.83.8】设计一个设计一个4 4线线-2-2线编码器线编码器解：（解：（1 1）确定输入、输出变量个数：）确定输入、输出变量个数：输入为输入为 四种信息，四种信息，输出为输出为 、 两位的二进制编码，两位的二进制编码，其框图如图其框图如图3-203-20所示。所示。3210IIII、0Y1Yn2n234 按照按照 下标的值与下标的值与 二进二进制代码的值相对应进行编码，制代码

26、的值相对应进行编码，真值表如表真值表如表3-83-8所示，这个真值所示，这个真值表也称为编码表。表也称为编码表。 输入输入输出输出IiY1Y0I000I101I210I311（2 2）化简后得到最简输出逻）化简后得到最简输出逻辑表达式。辑表达式。（3 3）画编码器电路图，如图）画编码器电路图，如图3-213-21所示。所示。013123Y =II YI +I +0Y1YiI352 2普通非二进制编码器普通非二进制编码器 若输入信号的个数若输入信号的个数N N与输出变量的位数与输出变量的位数n n不满足不满足N= N= ，此电路称为非二进制编码器。非二进制编码器中最常此电路称为非二进制编码器。非

27、二进制编码器中最常见的是二见的是二- -十进制编码器。所谓二十进制编码器。所谓二- -十进制编码器是指十进制编码器是指用四位二进制（用四位二进制（BCDBCD码）来表示十进制码）来表示十进制0-90-9的编码电路，的编码电路，又称又称BCDBCD编码器或者编码器或者1010线线-4-4线编码器。线编码器。【例例3.93.9】设计一个设计一个8421BCD8421BCD编码器编码器解：（解：（1 1）确定输入、输出变量个数：）确定输入、输出变量个数：输入为输入为 代表代表0-90-9十个十个十进制信号，输出为十进制信号，输出为D D、C C、B B、A A四四位位8421BCD8421BCD编码

28、，其框图如图编码，其框图如图3-223-22所所示。示。 n29810.IIII、36列出编码表列出编码表3-93-9。 （2 2）逻辑表达式：）逻辑表达式： （3 3）用或门实现的逻辑图如图）用或门实现的逻辑图如图 3-23 3-23所示。所示。输入输入输出输出IiDCBAI00000I10001I20010I30011I40100I50101I60110I70111I81000I91001135792367456789IIIIII+ I + I + IIII + II + IABCD373 3优先编码器优先编码器 优先编码器是当输入端中有多个输入信号同时有效优先编码器是当输入端中有多个输入

29、信号同时有效时，电路只对其中优先级别最高的一个信号进行编码。时，电路只对其中优先级别最高的一个信号进行编码。【例例3.103.10】假设有三种报警信号，按优先级由高到低排假设有三种报警信号，按优先级由高到低排序依次为序依次为 。要求这三种报警信号的编码依次。要求这三种报警信号的编码依次为为0000、0101、1010。试设计报警信号编码控制电路。试设计报警信号编码控制电路。解：（解：（1 1）根据题意可知：同一时间只能响应一种报警信）根据题意可知：同一时间只能响应一种报警信号，假设某种报警信号出现用号，假设某种报警信号出现用“1 1”表示，没出现则用表示，没出现则用“0 0”表示，即高电平有效

30、。当优先级别高的信号有效时，表示，即高电平有效。当优先级别高的信号有效时，低优先级的则不起作用，此时作为无关项处理。低优先级的则不起作用，此时作为无关项处理。 表示输出编码。列真值表，如表表示输出编码。列真值表，如表3-103-10所示。所示。 210III、0Y1Y38（2 2）写最简逻辑表达式。）写最简逻辑表达式。 （3 3）画逻辑图，如图）画逻辑图，如图3-243-24所示。所示。 输入输入输出输出I0I1I2Y1Y010001010011010 1 200 1YI I I YI I图图3-24 3-24 例例3.103.10的逻辑图的逻辑图394 4集成编码器集成编码器74LS1487

31、4LS148 优先编码器是当输入端中有多个输入信号同时有效优先编码器是当输入端中有多个输入信号同时有效时，电路只对其中优先级别最高的一个信号进行编码。时，电路只对其中优先级别最高的一个信号进行编码。 芯片芯片74LS14874LS148是典型的集成是典型的集成8 8线线-3-3线优先编码器，其线优先编码器，其工作原理与上述优先编码器工作原理类似，只不过将工作原理与上述优先编码器工作原理类似，只不过将上述电路作成集成电路的形式。上述电路作成集成电路的形式。 40表表3-12 74LS1483-12 74LS148优先编码器逻辑功能表优先编码器逻辑功能表41说明：（说明：（1 1）该编码器有）该编

32、码器有8 8个数据输入信号个数据输入信号0-70-7，其中，其中7 7的优先级别最高，的优先级别最高，0 0最低，输入信号都是低电平有最低，输入信号都是低电平有效。输出端效。输出端 为三位二进制编码，采用反码进为三位二进制编码，采用反码进行编码。行编码。（2 2）EIEI为输入使能端，低电平有效。当为输入使能端，低电平有效。当EI=1EI=1时，编时，编码器不工作，即不管其它八个输入端是否有有效信码器不工作，即不管其它八个输入端是否有有效信号，电路都不会有输出，所有的输出端均为高电平。号，电路都不会有输出，所有的输出端均为高电平。当当EI=0EI=0时，编码器工作，输出才取决于其它输入端，时，

33、编码器工作，输出才取决于其它输入端，主要分为两种情况：主要分为两种情况： 数值输入端数值输入端0-70-7都无信号，即均为高电平时，三都无信号，即均为高电平时，三个输出端个输出端 全为高电平。全为高电平。210AAA210AAA42 数值输入端数值输入端0-70-7中至少有一个为有效低电平，编中至少有一个为有效低电平，编码器则按输入端的优先级别进行编码。当多个输入码器则按输入端的优先级别进行编码。当多个输入端同时出现有效信号时，只对其中优先级最高的那端同时出现有效信号时，只对其中优先级最高的那个输入信号进行编码，而对其它输入信号不予理睬，个输入信号进行编码，而对其它输入信号不予理睬，故称为优先

34、编码器。故称为优先编码器。（3 3）EOEO为输出使能端。只有当所有的输入为高电平，为输出使能端。只有当所有的输入为高电平，且且EIEI为低电平时，为低电平时，EOEO才为才为0 0，表示电路工作，但无有，表示电路工作，但无有效信号输入。效信号输入。（4 4）GSGS为输出扩展端。只要任何一个输入端为低电为输出扩展端。只要任何一个输入端为低电平，且平，且EIEI为低电平时，为低电平时，GSGS就为就为0 0，表示电路工作，有，表示电路工作，有有效信号输入。它主要用于扩展编码。有效信号输入。它主要用于扩展编码。 43 5 574LS14874LS148优先编码器的应用优先编码器的应用 编码器可以

35、根据需要进行多个芯片的级联以扩展它的逻编码器可以根据需要进行多个芯片的级联以扩展它的逻辑功能。辑功能。 【例3.11】试用74LS148构成16线-4线优先编码器，画出其接线图。 解：由于解：由于1616线线-4-4线优先编码器有十六个输入信号，因此线优先编码器有十六个输入信号，因此至少需要两片至少需要两片74LS14874LS148。将。将1616线线-4-4线优先编码器的输入线优先编码器的输入信号信号0-70-7接到接到74LS14874LS148低位片的低位片的0-70-7输入端，将输入端，将1616线线-4-4线线优先编码器的输入信号优先编码器的输入信号8-158-15接到接到74LS

36、14874LS148高位片的高位片的0-70-7输输入端。高位片的入端。高位片的EOEO连接至地位片的连接至地位片的EIEI。假设。假设0-150-15的优先的优先级依次变高。逻辑图如图级依次变高。逻辑图如图3-263-26所示。所示。443.5.2 3.5.2 译码器译码器 译码是编码的逆过程，即将每一组输入的二进制代译码是编码的逆过程，即将每一组输入的二进制代码码“翻译翻译”（还原）成一个特定的输出信号。实现译（还原）成一个特定的输出信号。实现译码功能的电路称为译码器。码功能的电路称为译码器。 1 1二进制译码器二进制译码器 设二进制译码器有设二进制译码器有n n个输入端，则输出端译码线的

37、条个输入端，则输出端译码线的条数为数为 ，又称为，又称为n n线线- - 线译码器或简称为线译码器或简称为n- n- 译码译码器。其每个输出对应于器。其每个输出对应于n n个输入变量的一个最小项。个输入变量的一个最小项。n2n2n245【例例3.123.12】设计一个设计一个2 2线线-4-4线译码器线译码器解：（解：（1 1）2 2线线-4-4线译码器应有线译码器应有2 2个输入端和个输入端和4 4个输出端，个输出端，分别代表两位的输入编码和四条输出译码线，其框图分别代表两位的输入编码和四条输出译码线，其框图如图如图3-263-26所示。假设输出译码线为高电平有效，列出所示。假设输出译码线为

38、高电平有效，列出真值表，如表真值表，如表3-113-11所示。所示。输入输入输出输出A1A0Y0Y1Y2Y3 001000 010100 100010 110001 表表3-13 23-13 2线线-4-4线译码器的真值表线译码器的真值表图图3-27 23-27 2线线-4-4线译码器的框图线译码器的框图46（2 2）根据真值表得到各输出逻辑表达式。）根据真值表得到各输出逻辑表达式。（3 3）画逻辑图，如图）画逻辑图，如图3-283-28所示。所示。0100110121023103YA Am YA AmYA Am YA Am图图3-28 23-28 2线线-4-4线译码器的逻辑图线译码器的逻辑

39、图472 2二二- -十进制译码器十进制译码器 二二- -十进制译码器又称为十进制译码器又称为BCDBCD译码器，它的逻辑功能译码器，它的逻辑功能是将输入的四位是将输入的四位BCDBCD码译成十个高、低电平输出信号，码译成十个高、低电平输出信号，因此也叫因此也叫4-104-10译码器。译码器。 图图3-29 43-29 4线线-10-10线译码器框图线译码器框图48表表3-14 43-14 4线线-10-10线线8421BCD8421BCD译码表译码表493 3集成译码器集成译码器74LS13874LS138表表3-1574LS1383-1574LS138三线三线8 8线译码器逻辑功能表线译码

40、器逻辑功能表50 由上图所示电路可知，由上图所示电路可知，74LS13874LS138除了有三个二进制码除了有三个二进制码输入端输入端 、八条输出译码线、八条输出译码线 （低电平有效）（低电平有效）外，还设置两组使能端。只有当外，还设置两组使能端。只有当 =1=1， 时，时，该芯片才能工作，且输出取决于输入的二进制码。该芯片才能工作，且输出取决于输入的二进制码。 观察功能表可知：每个输出端都是对应输入变量的观察功能表可知：每个输出端都是对应输入变量的一项最小项的反函数，即一项最小项的反函数，即 iimY 210AAA70YY 1G022BAGG51 4 474LS13874LS138译码器的应

41、用译码器的应用 （1 1）实现组合逻辑函数）实现组合逻辑函数5253 图图3-33 3-33 例题例题3.133.13的逻辑图的逻辑图【例【例3.143.14】用译码器设计一位二进制的全加器】用译码器设计一位二进制的全加器 解：由全加器的真值表解：由全加器的真值表3-153-15可得：可得：54图图3-343-34例题例题3.143.14的逻辑图的逻辑图 2 2译码器的扩展译码器的扩展 【例【例3.153.15】试用两片】试用两片3 3线线-8-8线译码器线译码器74LS13874LS138组成组成4 4线线-16-16线译码器。线译码器。 解：假设将要实现的解：假设将要实现的4 4线线-16

42、-16线译码器输入的四位二进制线译码器输入的四位二进制代码为代码为D D、C C、B B、A A，输出为，输出为Z Z0 0-Z-Z1515（低电平有效）。令（低电平有效）。令其中一片其中一片3 3线线-8-8线译码器为低位片，其输出线译码器为低位片，其输出Y Y0 0-Y-Y7 7作为作为4 4线线-16-16线译码器的输出线译码器的输出Z Z0 0-Z-Z7 7。另一片则为高位片，其输。另一片则为高位片，其输出出Y Y0 0-Y-Y7 7作为作为4 4线线-16-16线译码器的输出线译码器的输出Z Z8 8-Z-Z1515。4 4线线-16-16线译线译码器的功能码器的功能接线图如图接线图

43、如图3-353-35所示。所示。5556图图3-35 33-35 3线线-8-8线译码器扩展为线译码器扩展为4 4线线-16-16线译码器线译码器5 5显示译码器显示译码器 在数字系统中，经常需要将数字、文字和符号的二在数字系统中，经常需要将数字、文字和符号的二进制代码翻译成人们习惯的形式，并直观地将其显示进制代码翻译成人们习惯的形式，并直观地将其显示出来，以便查看或读取，这就需要数字显示电路来完出来，以便查看或读取，这就需要数字显示电路来完成。数字显示电路通常由译码器、驱动器和显示器等成。数字显示电路通常由译码器、驱动器和显示器等部分组成。部分组成。（1 1）显示器件）显示器件57图图3-3

44、6 LED3-36 LED数码管显示器数码管显示器（2 2）译码器）译码器 显示译码器可以把输入的二显示译码器可以把输入的二- -十进制代码转换成七个十进制代码转换成七个输入段信号输入段信号a-ga-g，从而驱动七段，从而驱动七段LEDLED数码管显示器工作，数码管显示器工作，使其显示正确的数码。使其显示正确的数码。 图图3-38 3-38 七段显示译码示意图七段显示译码示意图58集成七段显示译码器集成七段显示译码器74LS4874LS4859 说明：说明： 试灯输入端试灯输入端LTLT：当：当LT=0LT=0时，数码管的七段时，数码管的七段均发亮，显示均发亮，显示“8 8”。它主要用来检测数

45、码管七个发光。它主要用来检测数码管七个发光段的好坏。平时应置段的好坏。平时应置LTLT为高电平。为高电平。 灭零输入端灭零输入端RBIRBI：当：当RBI=0RBI=0，且输入二进制码为，且输入二进制码为00000000时，译码器的时，译码器的a-ga-g段全熄灭。主要用于熄灭不希望显示段全熄灭。主要用于熄灭不希望显示的零。的零。60 特殊控制端特殊控制端BI/RBOBI/RBO：双重功能端，既可作为输入信：双重功能端，既可作为输入信号又可作为输出信号。当作为输入端使用时，称为灭号又可作为输出信号。当作为输入端使用时，称为灭灯输入控制端。只要灯输入控制端。只要BI=0BI=0，数码管各段同时熄

46、灭；作，数码管各段同时熄灭；作为输出端使用时，称为灭零输出端。在为输出端使用时，称为灭零输出端。在A3=A2=A1=A0=0A3=A2=A1=A0=0时，且时，且RBI=0RBI=0时，时，RBORBO才会输出低电平，表示译码器熄才会输出低电平，表示译码器熄灭了不希望显示的零。灭了不希望显示的零。 当当LT=1LT=1，BI/RBO=1BI/RBO=1时，对输入的四位二进制码时，对输入的四位二进制码1111）进行译码，产生对应的七段显示码。）进行译码，产生对应的七段显示码。613.5.3 3.5.3 数据选择器和数据分配器数据选择器和数据分配器 实现从多路输入数据

47、中选择其中一路输出的电路称实现从多路输入数据中选择其中一路输出的电路称为数据选择器。反之，数据分配器能将一条输入通道为数据选择器。反之，数据分配器能将一条输入通道上的数据按规定分配到多个输出端。上的数据按规定分配到多个输出端。1 1数据选择器数据选择器数据选择器又称多路选择器，简称为数据选择器又称多路选择器，简称为MUXMUX。其功能类似。其功能类似于单刀多掷开关于单刀多掷开关。62图图3-40 3-40 数据选择器数据选择器（1 1）四选一数据选择器）四选一数据选择器 D0-D3 D0-D3是四个数据输入端；是四个数据输入端；A0A0、A1A1是数据通道选择控是数据通道选择控 制信号，即地址

48、变量。制信号，即地址变量。F F为输出端，为互补输出。为输出端，为互补输出。E E是是使能端，小圆圈表示低电平有效，当使能端，小圆圈表示低电平有效，当E=0E=0时，数据选择时，数据选择器工作，允许数据选通；当器工作，允许数据选通；当E=1E=1时，时，F=0F=0，输出与输入，输出与输入数据无关，即禁止数据输入。数据无关，即禁止数据输入。输入输入输出输出A1A0EDFH0LLLD0- D3D0LHLD0- D3D1HLLD0- D3D2HHLD0- D3D3100101102103(A A D +A A D +A A D +A A D )FE63 （2 2）集成数据选择器）集成数据选择器74

49、LS15174LS15164表表3-19 74LS1513-19 74LS151逻辑功能表逻辑功能表图图3-42 3-42 八选一数据选择器八选一数据选择器 说明：说明：D0D7D0D7为数据选择器的八路数据输入端，为数据选择器的八路数据输入端，A2A1A0A2A1A0是地址控制变量，是地址控制变量，E E为输入使能端。由功能表为输入使能端。由功能表可知，当可知，当E=1E=1时，选择器被禁止，输出时，选择器被禁止，输出Z=0Z=0；当；当E=0E=0时时选择器工作，由地址变量选择器工作，由地址变量A A2 2A A1 1A0A0决定，从八个输入数决定，从八个输入数据源中选择其中哪一路进行输出

50、。据源中选择其中哪一路进行输出。 根据真值表可以推导出输出根据真值表可以推导出输出Z Z的表达式为：的表达式为：其中其中mimi为地址变量为地址变量A2A1A0A2A1A0组成的最小项，组成的最小项，DiDi为输入数为输入数据。据。 7ii0miZD65 （3 3）数据选择器的应用）数据选择器的应用 实现组合逻辑函数：实现组合逻辑函数：6667 图图3-43 3-43 例题例题3.163.16的逻辑图的逻辑图 方法二 卡诺图法 先用卡诺图表示逻辑函数F，如图3-44所示。68 图图3-44 3-44 例题例题3.163.16的卡诺图的卡诺图6970 图图3-45 3-45 例题例题3.173.

51、17的逻辑图的逻辑图71 图图3-463-46例题例题3.173.17的卡诺图的卡诺图72图图3-47 3-47 例题例题3.183.18的卡诺图的卡诺图73 图图3-483-48例题例题3.183.18的逻辑图的逻辑图2.2.数据分配器数据分配器 数据分配器又称为多路分配器，简称为数据分配器又称为多路分配器，简称为DMUXDMUX，其功，其功能是将一个输入数据信号分时传送到多个输出端输出，能是将一个输入数据信号分时传送到多个输出端输出，或者将串行数据转换为并行数据输出，或者将串行数据转换为并行数据输出， 74 图图3-50 3-50 数据分配器数据分配器通常数据分配器由译码器实现，通常数据分

52、配器由译码器实现， 75图图3-51 3-51 用用74LS13874LS138实实现八路数据分配器现八路数据分配器表表3-20 3-20 八路数据分配器的功能表八路数据分配器的功能表3.5.4 3.5.4 加法器加法器 在数字系统中，常需要进行二进制的加、减、乘、在数字系统中，常需要进行二进制的加、减、乘、除算术运算，实际上，减法、乘法和除法运算都是转除算术运算，实际上，减法、乘法和除法运算都是转换成加法运算来完成的，故加法运算电路即加法器是换成加法运算来完成的，故加法运算电路即加法器是数字系统中最基本的运算单元。数字系统中最基本的运算单元。1 1半加器半加器 不考虑低位来的进位称为半加。实

53、现半加运算的逻不考虑低位来的进位称为半加。实现半加运算的逻辑电路称为半加器，其逻辑符号如图辑电路称为半加器，其逻辑符号如图4-394-39所示。图中，所示。图中，AiAi、BiBi分别被加数和加数，作为半加器的输入端；输分别被加数和加数，作为半加器的输入端；输出端出端SiSi为两个数相加所得到的本位的和，为两个数相加所得到的本位的和，CiCi为向高一为向高一位产生的进位。位产生的进位。76输入输入输出输出AiBiSiCi0000011010101101iiiiiiiiiiSA BA BABCA B由真值表可得输出逻辑表达式：77图图3-523-52半加器的逻辑符号半加器的逻辑符号表表3-213

54、-21半加器的真值表半加器的真值表图图3-53 3-53 半加器的逻辑图半加器的逻辑图2 2全加器全加器 考虑低位来的进位称为全加，即将本位的被加数、考虑低位来的进位称为全加，即将本位的被加数、加数与来自低位的进位三个数相加。实现全加运算的加数与来自低位的进位三个数相加。实现全加运算的电路称为全加器。它的逻辑符号如图电路称为全加器。它的逻辑符号如图4-414-41所示，有三所示，有三个输入端个输入端 分别代表被加数、加数和低位向本分别代表被加数、加数和低位向本位的进位（进位输入端）；两个输出端位的进位（进位输入端）；两个输出端 表示本表示本位的和、本位向高位的进位（进位输出端）。位的和、本位向

55、高位的进位（进位输出端）。1iiiCBA、iiCS、78输入输入输出输出AiBiCi-1SiCi0000000110010100110110010101011100111111iiii 1iii 1iiii 1ii 1iii 1iiiii 1ii 1S(ABC)(A BCA BBCA C)ABCCA BBCA C79图图3-54 3-54 全加器的逻辑符号全加器的逻辑符号 表表3-223-22全加器的真值表全加器的真值表80 图图3-56 3-56 全加器的逻辑图全加器的逻辑图3 3多位加法器多位加法器 考虑低位来的进位称为全加，即将本位的被加数、考虑低位来的进位称为全加，即将本位的被加数、加

56、数与来自低位的进位三个数相加。实现全加运算的加数与来自低位的进位三个数相加。实现全加运算的电路称为全加器。它的逻辑符号如图电路称为全加器。它的逻辑符号如图4-414-41所示，有三所示，有三个输入端个输入端 分别代表被加数、加数和低位向本分别代表被加数、加数和低位向本位的进位（进位输入端）；两个输出端位的进位（进位输入端）；两个输出端 表示本位表示本位的和、本位向高位的进位（进位输出端）。的和、本位向高位的进位（进位输出端）。iiCS、1iiiCBA、81（1 1）串行进位加法器）串行进位加法器 串行进位加法器是通过将串行进位加法器是通过将n n个全加器串联来实现个全加器串联来实现n n位位二

57、进制的相加。低位全加器的进位输出二进制的相加。低位全加器的进位输出 传送到相邻传送到相邻高位全加器的进位输入高位全加器的进位输入 ，即每位的，即每位的 依赖于前一依赖于前一位的位的 。因此，任何一位相加都必须等到低一位相加。因此，任何一位相加都必须等到低一位相加完成，并产生进位后才能进行，称这种方式为串行进完成，并产生进位后才能进行，称这种方式为串行进位。位。 1iCiC1iCiC82 图图3-57 3-57 四位串行进位加法器四位串行进位加法器83（2 2）超前进位加法器）超前进位加法器 集成加法器集成加法器 74LS283 74LS283 和和 分别为分别为四位二进制被加数和加数，四位二进

58、制被加数和加数， 是最低位向第是最低位向第1 1位的进位输入，位的进位输入，43214321为相加所得的四为相加所得的四位和，位和， 是和数的最高位（第是和数的最高位（第4 4位）产生的进位输出。位）产生的进位输出。 4321AAAA4321BBBB4C0C84 3. 全加器的应用全加器的应用 加法器是数字系统中最基本的组合逻辑器件，其应用非常广泛。它可以用于二进制的减法、乘法运算，BCD码的变换，数码比较等。8586图图3-60 3-60 例题例题3.203.20的逻辑图的逻辑图【例3.21】用74LS283四位全加器实现8421BCD码加法器 解：74LS283全加器是按照四位自然二进制加

59、法规律相加，和8421BCD码的加法差别在于前者是逢十六进一，而后者则是逢十进一。因此，当两个8421BCD码经74LS283相加时，需要对相加的结果进行修正。我们发现：若相加结果结果小于等于9，则无须修正，或者加0修正；若相加结果大于9，则加6修正。在这两种情况下，相加的结果都需要再经过一个全加器来修正，因此，可用两片74LS283和一个判9电路来实现。8788 表表3-25 3-25 判判9 9电路的真值表电路的真值表89 图图3-61 3-61 判判9 9电路的卡诺图电路的卡诺图9091图图3-63 3-63 四位超前进位加法器扩展成八位加法器四位超前进位加法器扩展成八位加法器3.5.5 3.5.5 数值比较器数值比较器 数字系统中，经常需要比较两个数的大小。我们把数字系统中，经常需要比较两个数的大小。我们把能对两个相同位数的二进制数进行比较，并判断其大能对两个相同位数的二进制数进行比较，并判断其大小关系的逻辑电路称为数值比较器。其比较