SARADC设计和进展PPT课件

1、SARADC设计和进展陆卫国2008.04.30内容 SARADC设计指标 主要结构 工作时序 设计难点 目前进度SARADC设计指标 Process : chartered 0.35um dual gate salicide analog process Single powersupply 3.3V Offset error 4LSB Input voltage 0.65V2.65V Resolution 10bit INL 0.5LSB DNL 0.5LSB Sample rate 3M SINAD 62dBSARADC工作原理l主要由采样保持,逐次逼近寄存器, D/A转换器, 比较器组

2、成.l以数字代码, 采用误差技术对输入的模拟信号进行逼近,对所有可能的量化水平进行二分检索, 直到得到最终的数字输出.lN位寄存器控制转换的时序, Vin经过采样后与DAC的输出做比较, 比较器的输出控制二分检索的方向, SAR的输出就是转换得到的数字码.SARADC原理框图结构模块-S/H模块S/H示意图l跟随器缓冲输入l两路开关电容形式的增益放大模块, 对输入信号进行采样保持, 并分别放大0.5倍,1倍, 实现从单端到差分的转换, 以适应后续电路的需要l基准源采用简单的结构以降低面积和功耗基准源示意图结构模块- DAC模块工作过程: 取样期, 预分布, 保持取样期: 在控制逻辑电路控制下,

3、所有电容顶板接地, 底板接模拟输入, 输入电压存储在电容上预分布: 所有电容底板接地, 顶板与地断开, 电容上电荷保持再分布阶段:在控制电路控制下, 电容阵列的开关依次开关,对输入信 号从MSB到LSB依次检索全差分结构消除共模噪声和电容非线性误差电荷再分布ADC示意图结构模块-comparator模块比较器结构示意图l包括预放大级和快速锁存比较器两级l预放大器: 放大输入信号, 提高比较器精度, 隔离锁存比较器feed-back noise对DAC部分开关电容阵列的影响l锁存比较器: 包括跟踪和锁存阶段,把预放输出快速锁存到逻辑电平l开关电容结构: 输出失调电压存储技术, 将预放输出失调电压

4、存储到存储电容上结构模块-digital模块l包括控制逻辑,移位寄存器, SAR逐次逼近寄存器l实现对S/H模块，DAC模块，comparator模块的时序控制数字部分时序示意图工作时序ADC时序仿真图l采样时钟320ns，系统时钟20ns，一个采样周期包含16个clk时钟周期l5个clk时钟采样时间，输入信号采样到电容阵列l11个clk的转换时间，DAC模块在数字部分控制下将输出送到比较器进行逐次比较工作时序采样周期工作时序比较周期l逻辑延迟l跟踪阶段信号建立时间l锁存时间l比较器输出到数字模块延迟比较周期仿真图设计难点S/H模块 HOLD阶段需要在要求时间内达到10bit精度要求 运放的增

5、益需要增益误差小于0.5LSB的需要 运放带宽需要满足建立时间的要求 运放噪声要降到不至于影响精度的水平 开关尺寸的确定 电容大小的确定设计难点DAC模块l 10bit位数多，线性的要求电容匹配很好，采用中间值电容匹配最好，但面积很大与采用1C电容匹配相比面积成指数增长l 如果采用中段衰减电容将显著减少面积，但是匹配精度受影响（衰减电容值通常怪异）l 可能工艺无法提供仿真时采用的这么小值的电容将进一步增大面积，而且大电容可能将影响速度（充电）l 需要特别考虑噪声问题l 开关尺寸需要考虑导通电阻对建立时间的影响，并权衡寄生电容的影响设计难点comparator模块 失调问题:采用全差分结构消除系

6、统失调，版图要求完全对称以避免引入失调 预放大器的增益要满足比较器精度的需要 预放大器的压摆率达到比较器速度要求 预放大器的带宽要满足建立精度的需求 失调存储电容的选定应考虑预放大器压摆率和快速锁存比较器的输入电容 快速锁存比较器锁存速度要满足时序要求设计难点digital模块 数字行为级文件的编写，对其他三部分模块的时序协调 数字后端的探索：从综合到自动布局布线，版图验证，后仿真的实现 Foundry提供的各种数字设计文件，标准单元等的学习和研究目前进度S/H模块l采用全差分结构代替原有的单端到差分结构，以满足增益，带宽，以及建立时间的要求，缺点是面积增大，功耗增大l采用bandgap基准源

7、提供更好的温度，电压稳定性典型两级放大器折叠共源共栅运放原理图Bandgap版图Corner分析，完全通过最慢建立时间30ns纯SH模块FFT分析：SFDR72.2dB（11.7bit），完全满足10bit要求目前进度DAC模块电容版图全层视图开关电容版图l完成开关电容版图，线性度达到1LSBl信噪比达到60dBDAC模块原理图采用全差分结构消除共模噪声和电容非线性误差目前进度comparator模块比较器原理图比较器瞬态仿真图l第一级低增益运放设计为大的静态电流以 降低总体热噪声l快速锁存比较器通过正反馈实现高速度和高增益失调消除跟踪锁存目前进度digital模块 数字设计流程 行为级verilog设计 vi 等编辑器verilog行为级仿真 modelsim,Verig-XL综合到门级网表 Design Compiler布局布