FPGA实训报告2

1、 桂林电子科技大学职业技术学院 目 录1 绪 论11.1前言11.2选题背景与意义21.3设计要求21.4此次设计研究的主要内容应解决问题31.5 开发工具简介31.5.1 EDA技术31.5.2硬件描述语言Verilog HDL31.5.3 Verilog HDL 的设计流程41.5.4 FPGA特点42 程序框图52.1系统总体框图和原理52.2系统实现功能53 程序分析63.1各个变量的定义63.2分频模块63.3倒计时模块93.4抢答模块94 电路各引脚的分配94.1数码显示部分104.2按键的分配115 程序的调试115.1各个模块（部分）的调试115.2整体的调试115.3遇到的问

2、题及解决方案116 结论12谢 辞13参考文献14附录151 绪 论1.1 前言 硬件描述语言 Hardware Description Language 是硬件设计人员和电子设计自动化 EDA 工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用 Verilog HDL 或 VHDL 建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表 Netlist，根据型仿真验证无误后用于制造ASIC芯片或写入 EPLD 和 FPGA 器件中。 Verilog HDL是一种硬件描述语言（HDL:Hardware D

3、iscription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADEN

4、CE公司收购了GDA公司，使得Verilog HDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995 。Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。1.2 选题背景与意义 EDA是电子设计自动化（Electro

5、nic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将

6、电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。 理论联系实际，巩固和运用所学课程，提高分析、解决计算机技术实际问题的独立工作能力，通过对一个智力抢答器的设计，进一步加深对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、制作与调试的方法和步骤。巩固所学课堂

7、知识，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力。为了进一步了解计算机组成原理与系统结构，深入学习EDA技术，用Verilog HDL语言去控制将会使我们对本专业知识可以更好地掌握。1.3 设计要求1、计数8人抢答器。2、10个按键：系统复位键、主判、8位选手。3、主判按开始数码管显示9-0倒计时（选手抢答无效）倒计时完后蜂鸣器“滴” 一声选手可以抢答显示选手号数。以此循环。4、可以在实验板上完成，不用外加电路。5、调试并测量电路性能。6、写出课程设计报告书1.4 此次设计研究的主要内容应解决问题 抢答器是在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的

8、机器。电子抢答器的中心构造一般都是由抢答器由单片机以及外围电路组成。 本设计是以八路抢答为基本概念。从实际应用出发,利用电子设计自动化( EDA)技术,用可编程逻辑器件设计具有扩充功能的抢答器。它以Verilog HDL硬件描述语言作为平台，结合动手实验而完成的。它的特点是电路简单、制作方便、操作简单、方便、性能可靠，实用于多种智力竞赛活动。 抢答器在性能发面应该有较好，比如抢答次数可以计数，倒计时时间可调，选手违规抢答可显示，抢答器的灵敏性的提高等都有待我们解决。1.5 开发工具简介1.5.1 EDA技术 EDA是电子设计自动化（Electronic Design Automation）的缩

9、写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或P

10、CB版图的整个过程的计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。1.5.2 硬件描述语言Verilog HDL Verilog HDL 是硬件描述语言的一种，用于数字电子系统设计。该语言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首创的。 Phil Moorby 后来成为

11、Verilog XL 的主要设计者和 Cadence 公司（ Cadence Design System ）的第一个合伙人。在 1984-1985 年间， Phil Moorby 设计出第一个名为 Verilog-XL 的仿真器； 1986 年，他对 Verilog HDL 的发展又一次作出了巨大贡献 提出了用于快速门级仿真的 XL 算法。 随着 Verilog-XL 算法的成功， Verilog HD 语言得到迅速发展。 1989 年， Cadence 公司收购 GDA 公司， Verilog HDL 语言成为了 Cadence 公司的私有财产。 1990 年， Cadence 公司决定公开

12、 Verilog HDL 语言，并成立了 OVI （ Open Verilog International ）组织，并负责促进 Verilog HDL 语言的发展。基于 Verilog HDL 的优越性， IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 标准，即 Verilog HDL1364-1995 ； 2001 年发布了 Verilog HDL1364-2001 标准。1.5.3 Verilog HDL 的设计流程1、 文本编辑：用任何文本编辑器都可以进行，也可以用专用的 HDL 编辑 环境。通常 Verilog HDL 文件保存为 .v 文件。 2、 功能仿真：

13、将文件调入 HDL 仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只有在布线完成之后，才进行时序仿真）。 3、逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成 .edf （ EDIF ）的 EDA 工业标准文件。（最好不用 MAX+PLUS II 进行综合，因为只支持 VHDL/Verilog HDL 的子集 4、 布局布线：将 .edf 文件调入 PLD 厂家提供的软件中进行布线，即把设计好的逻辑安放到 CPLD/FPGA 内。 5、时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序（也叫

14、后仿真）。1.5.4 FPGA特点 采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和IO引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA

15、采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。目前FPGA的品种很多，有XILINX公司的Virtex系列、TI公司的TPC系列、ALTERA公司的Stratix系列等。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FP

16、GA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。 FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。FPG

17、A可做其它全定制或半定制ASIC电路的中试样片。2 程序框图2.1系统总体框图和原理 图2.1.1系统总体框图2.2系统实现功能 随着Verilog数字系统设计教程的进一步学习，我们应该具备独立设计一个小系统的能力。此次四人抢答器电路设计有以下几个目标：（1）实现一八人抢答器，有人抢答成功后，其他人再抢答无效；（2）通过蜂鸣器响1秒来提示抢答开始，并在数码管上显示抢答者的序号；（3）主持人通过按键清除抢答信息，并开始10秒的答题倒计时，当倒计时结束时，通过蜂鸣器响1秒来提示回答问题开始，此时可以开始抢答；我们设计的总体方案是将整个任务分成3个部分即分频部分(延时)、抢答模块、倒计时并报警模块。

18、3程序分析3.1各个变量的定义module test_1( buzzer,clk,res,key,seg,out); input clk,res; /*时钟与主判的引脚*/ input 7:0key; /*八个抢答按键*/ output reg6:0out; /*数码管的7段*/ output reg buzzer; /*蜂鸣器的引脚定义*/ output reg 3:0seg; /*数码管的位选择定义*/ reg m; /*锁存信号m*/ reg8:0 s; reg30:0 counter; /*计数存储*/ always(posedge clk) /*主时钟上升沿触发*/ begin if

19、(res=0) begin s=0; m=0;counter=0;buzzer=1;/*定义初始化*/ end 3.2分频模块因为试验箱上的时钟是40M的，而倒计时模块中要用到1hz倒计时所以要对4M时钟进行分频产生1hz，进行9秒钟倒计时，也可以说是延时程序；分频程序如下：begin if(counter=40000000) /*一秒钟的计数*/ begin counter=0; end else begin counter=counter+1;end endelsecount1<=count1+1;end 3.3倒计时模块 在倒计时模块中，当主持人启动倒计时开关后，数码管上显示10秒

20、的倒计时并且在倒计时结束后蜂鸣器开始发出报警声音。倒计时模块程序如下：always(posedge clk) begin if(res=0) begin s=0; m=0;counter=0;counter=0;end/*倒计时部分*/case(s) 0:begin out=7'b001_0000;seg=4'b1110; /显示数字 begin if(counter=40000000) begin counter=0;s=1; /延时1秒进入下一秒及显示 end else begin counter=counter+1;end end end 1:begin out=7

21、9;b000_0000;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=2; /进入下一秒显示 end else begin counter=counter+1; end end end 2:begin out=7'b111_1000;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=3; end else begin counter=counter+1;end end end 3:begin out=7'b000_0010;se

22、g=4'b1110; begin if(counter=40000000) begin counter=0;s=4; end else begin counter=counter+1;end end end 4:begin out=7'b001_0010;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=5; end else begin counter=counter+1;end end end 5:begin out=7'b001_1001;seg=4'b1110; begin if(

23、counter=40000000) begin counter=0;s=6; end else begin counter=counter+1;end end end 6:begin out=7'b011_0000;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=7; end else begin counter=counter+1;end end end 7:begin out=7'b010_0100;seg=4'b1110; begin if(counter=40000000) begin

24、counter=0;s=8; end else begin counter=counter+1;end end End 8:begin out=7'b111_1001;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=9; end else begin counter=counter+1;end end end 9:begin out=7'b100_0000;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=10;buzzer=1;

25、 end else begin counter=counter+1;buzzer=0;end /报警1秒钟（buzzer低电平有效） endend/*倒计时结束*/3.4抢答模块 抢答模块要具有第一信号鉴别、锁存功能。第一信号鉴别锁存的关键是准确判断出第一抢答者并将其锁存，在得到第一信号后，将输入端封锁，使其他组的抢答信号无效，可以用触发器或锁存器实现。设置抢答按钮key0 、key1、key2 、key3 、key4 、key5 、key6 、key7主持人复位信号res。res=0时，第一信号鉴别、锁存电路、答题计时电路复位；res=0时，开始抢答，由第一信号鉴别锁存电路形成第一抢答信号，

26、并进行组别显示。抢答模块程序如下：/*抢答部分*/default:begin /大于或等于10即倒计时结束抢答开始if(!key0&&!m)begin out=7'b111_1001;seg=4'b1110;m=1;end/*m初值为0，有按键按下即锁定*/else if(!key1&&!m)begin out=7'b010_0100;seg=4'b1110;m=1;endelse if(!key2&&!m)begin out=7'b011_0000;seg=4'b1110;m=1;endelse

27、if(!key3&&!m)begin out=7'b001_1001;seg=4'b1110;m=1;endelse if(!key4&&!m)begin out=7'b001_0010;seg=4'b1110;m=1;endelse if(!key5&&!m)begin out=7'b000_0010;seg=4'b1110;m=1;endelse if(!key6&&!m)begin out=7'b111_1000;seg=4'b1110;m=1;endelse

28、if(!key7&&!m)begin out=7'b000_0000;seg=4'b1110;m=1;endelse if(!m=1)begin out=7'b100_0000;seg=4'b1110;s=10;end/*无按键显示0并重新扫描直到有按键按下并锁定*/endendcase4电路各引脚的分配4.1数码显示部分数码管有共阴极和共阳极两种，对于共阳数码管，字形驱动输出0有效，字位驱动输出1有效；而对于共阴数码管则相反，即：字形驱动输出1有效，字位驱动输出0有效显示器普遍地用于直观地显示数字系统的运行状态和工作数据，按照材料及产品工艺，单

29、片机应用系统中常用的显示器有： 发光二极管LED显示器、液晶LCD显示器、CRT显示器等。LED显示器是现在最常用的显示器之一， 发光二极管（LED）由特殊的半导体材料砷化镓、磷砷化镓等制成，可以单独使用，也可以组装成分段式或点阵式LED显示器件（半导体显示器）。分段式显示器（LED数码管）由7条线段围成8字型，每一段包含一个发光二极管。外加正向电压时二极管导通，发出清晰的光。只要按规律控制各发光段亮、灭，就可以显示各种字形或符号。LED数码管有共阳、共阴之分。图是共阳式、共阴式LED数码管的原理图和符号。 图4.1.2、数码管的符号图 图4.1.2、数码管引脚分配 图十一共阳式、共阴式LED

30、数码管的原理图和数码管的符号图数码管实际上就是八个发光二极管，它们以两种方式连接，如果将其阴极连接在一起，这种方式构成的数码管成为共阴数码管；如果将其阳极连接在一起，这种方式构成的数码管为共阳数码管。通过FPGA的八个控制口即可控制7段数码管各种不同显示，以及四个位选通可以控制那位数码管发光。4.2按键的分配 按键一般都是以电平触发，在实验板中是以按下为低电平，在引脚分配时要对照好按键分配图进行分配资源。 图4.2.1、电路板中按键分布与分配本实验的各个引脚的分配请细看附录，即是FPGA芯片中的引脚，必需与电路板的硬件一一对应。5 程序的调试5.1各个模块（部分）的调试 程序中的分频与倒计时在

31、一起，也可以说分频是1秒钟的延时，所以把倒计时部分分开，做为一个独立模块程序进行调试；先进行仿真，后下载程序看看实验板是否正常。 倒计时模块调试正常后进行抢答模块调试，先进行引脚的定义与分配，再进行程序调试、仿真、下载后观察电路板上是否正常。5.2整体的调试 各个模块部分调试都无问题后进行整体调试，进行程序调试、仿真、下等，最后进行观察电路板上的现象，如果不成功，在进行程序的更改，调试等。5.3调试过程遇到的问题及解决方案 1、在实验的开始阶段，我对所写的代码进行了波形仿真，发现波形仿真的结果是错的，再进行程序更改，经过多次修改，仿真才逐步达到理想状态。然后进行其他方面的工作。 2、 在连接各

32、个模块的时候我明白了一定要注意各个输入、输出引脚的线宽，因为每个线宽是不一样的，只要让各个线宽互相匹配，才能得出正确的结果，否则，出现任何一点小的误差就会导致整个文件系统的编译出错。 3、电路通电后，倒计时开始，数到“0”后就立即变为“8”，即程序直接有key7为低电平，可以先屏蔽按键key7，之后一切正常。 4、电路通电后，倒计时开始，数到“0”后可以抢答，但不能锁定，即其他按键按下也会有显示，失去抢答功能；经分析后，只要加一个锁定信号m即可,m的初值为“0”，有按键按下后进行锁定，再有其他按键按下无效，只能进行下一局的的抢答。6 结论 经过多次的修改和调试，实验总算成功了，在看到试验箱上的

33、效果时，我内心非常激动，感觉当初的汗水总算没白费，多次失败的烦躁烟消云散，几近崩溃的意志也迅速放松下来。写这么一些代码就能实现你想要的功能，不得不让人感慨EDA的神奇以及立下学好EDA的誓言。 在实验的开始阶段，我对所写的代码进行了波形仿真，发现波形仿真的结果是对的，而下到芯片去测试时，效果就不对了，经过多次修改，实验现象才逐步达到理想状态。因此，我觉得我们学EDA不能完全以来波形仿真，而应多在试验箱上测试，那里才是真正检验程序对错的地方。 在连接各个模块的时候我明白了一定要注意各个输入、输出引脚的线宽，因为每个线宽是不一样的，只要让各个线宽互相匹配，才能得出正确的结果，否则，出现任何一点小的

34、误差就会导致整个文件系统的编译出错。 两周的高频电路课程设计进行的很快，眨眼就过去了，虽然只有两周的时间但是感觉却是那么漫长，当我拿到课题时我不知道从何下手，急得我不知如何是好，我想着主要原因是没学好高频电子线路着门课。但是车到山前必有路，我相信我虽然不能做到最好，但我能尽力做到更好。老师讲完课题后给了我们参考电路，让我们慢慢思考。这次实训让我受益匪浅。通过这次设计我对自己在大学二年时间里所学的电学知识得到了全面的回顾，并充分发挥对所学知识的理解和对实训设计的思考及书面表达能力，最终完成了这份报告。撰写报告的过程也是专业知识的学习过程，它使我运用已有的专业基础知识，对其进行设计，分析和解决一个

35、理论问题或实际问题，把知识转化为能力的实际训练。培养了我运用所学知识解决实际问题的能力。 谢 辞 本实训过程中得到苏鹏鉴老师的悉心指导。苏鹏鉴老师多次询问研究进程，并为我指点迷津，帮助我开拓研究思路，精心点拔、热忱鼓励。苏鹏鉴教师一丝不苟的作风，严谨求实的态度，踏踏实实的精神，不仅授我以文，而且教我做人，我对王老师的感激之情是无法用言语表达的，他不仅学识渊博，对专业孜孜以求，精益求精；而且在百忙之作仍然读书不辍，不断探求；为人师表，率先垂范；传道授业，呕心沥血。如果说我从指导老师那里学会了怎么做好学问，那么首先应该说我从指导师那里领略了真正的学术精神，教师严谨的治学态度和坚韧的探索精神将使我终

36、生受益，也为以后的实训工作打下坚实的基础。 本论文设计在各位老师的悉心指导和严格要求下业已完成，从选题到具体的实训和写作过程，无不凝聚着老师们的心血和汗水。在我实训期间，老师为我提供了种种专业知识上的指导和一些富于创造性的建议，老师们严谨求实的态度使我深受感动，没有这样的帮助和关怀和熏陶，我不会这么顺利的完成实训任务。在此向老师们表示深深的感谢和崇高的敬意！ 我还要借此机会向给予我诸多教诲和帮助的各位老师表示由衷的谢意，感谢他们的辛勤栽培。不积跬步何以至千里，各位任课老师认真负责，在他们的悉心帮助和支持下，我能够很好的掌握和运用专业知识，并在实训中得以体现，顺利完成实训任务。 在实训报告即将完

37、成之际，我的心静无法平静，从开始进入课题到报告的顺利完成，有多少可敬的师长、同学、朋友给了我无言的帮助，在这里请接受我诚挚的谢意！在此，我还要感谢在一起愉快的实训的同学们，正是由于你们的帮助和支持，我才能克服一个一个的困难和疑惑，直到实训的顺利完成。最后我还要感谢一直以来授予我单片机与智能仪器课程的苏鹏鉴老师、培养我长大含辛茹苦的父母，谢谢你们！ 参考文献1 谭会生. EDA技术及应用M. 西安:西安电子科技大学出版社，2007.6.2 李大社. 基于Quartus II的FPGA/CPLD设计实例精解M. 北京:电子工业出版 社 ， 2010.3 王金明. 数字系统设计与Verilog HD

38、LM. 北京:电子工出版社，2011.1. 4 西勒提. Verilog HDL高级数字设计M. 北京:电子工出版社，2011.1. 5 杨晓慧，杨旭FPGA系统设计与实例M北京：人民邮电出版社，2010.6 罗杰，谢自美电子线路设计、实验、测试M北京：电子工业出版社，20087 杜慧敏，李宥谋，赵全良基于Verilog的FPGA设计基础M西安： 西安 电子科技大学，2006 附 录总程序 module test_1( buzzer,clk,res,key,seg,out);/*各个变量的定义*/ input clk,res; input 7:0key; output reg6:0out; o

39、utput reg buzzer; output reg 3:0seg; reg m; reg40:0 s; reg30:0 counter;/*倒计时部分*/always(posedge clk) begin if(res=0) begin s=0; m=0;counter=0;buzzer=1; end case(s) 0:begin out=7'b001_0000;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=1; end else begin counter=counter+1;end end end

40、 1:begin out=7'b000_0000;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=2; end else begin counter=counter+1; end end end 2:begin out=7'b111_1000;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=3; end else begin counter=counter+1;end end end 3:begin out=7'b000

41、_0010;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=4; end else begin counter=counter+1;end end end 4:begin out=7'b001_0010;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=5; end else begin counter=counter+1;end end end 5:begin out=7'b001_1001;seg=4'b1110; b

42、egin if(counter=40000000) begin counter=0;s=6; end else begin counter=counter+1;end end end 6:begin out=7'b011_0000;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=7; end else begin counter=counter+1;end end end 7:begin out=7'b010_0100;seg=4'b1110; begin if(counter=40000000

43、) begin counter=0;s=8; end else begin counter=counter+1;end end end 8:begin out=7'b111_1001;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=9; end else begin counter=counter+1;end end end 9:begin out=7'b100_0000;seg=4'b1110; begin if(counter=40000000) begin counter=0;s=10; end else begin counter=counter+1;buzze