数字电路与逻辑设计实验讲义

1、数字电路与逻辑设计实验讲义实验一 ttl集成逻辑门的逻辑功能与参数测试一、实验目的1、学握ttl集成与非门的逻辑功能和主耍参数的测试方法。2、掌握ttl器件的使用规则。3、进一步熟悉数字电路实验装置的结构、功能与使用方法。二、实验原理用万用表鉴别门电路质量的方法：利用门的逻辑功能判断，根据有关资料学握电路组件管脚排列, 尤其是电源的两个脚。按资料规定的电源电压值接好(5v±10%)o在对ttl与非门判断时，输入端全 悬空，即全“1”，则输出端用万用表测应为0.4v以下，即逻辑“0”。若将其中一输入端接地，输出端应 在3.6v左右(逻辑“1”)，此门为合格门。按国家标准的数据手册所示电

2、参数进行测试：现以手册11 74ls20与非门电参数规范为例，说明参 数规范值和测试条件,见表1.1。74ls20逻辑框图、逻辑符号及引脚排列如图1.1。表1.174ls20主要电参数规范参数名称及符号规范值单位测试条件74ls20直流参数高电平输出电压voh>3.40vvcc-5v,输入端v.=0.8v,输出端低电平输出电压vol<030vvcc-5v,输入端v/z=2.0v,输出端尬=128m a最大输入电压时输入电流h<1mavcc=5v,输入端v/n=5v,输出端空载高电平输入电流hn<50navcc=5v,输入端vm=2.4v,输出端空载低电平输入电流lll&

3、lt;1.4mavcc=5v,输入端接地，输出端空载高电平输出时电源电流】cch<14mavcc=5v,输入端接地，输出端空载低电平输出时电源电流】ccl<7mavcc=5v,输入端悬空，输出端空载扇出系数no48v同论川和c&tttta bcd765432（a）（c）图1.174ls20逻辑框图、逻辑符号及引脚排列1、与非门的逻辑功能当输入端小有一个或一个以上是低电平时，输出为高电平；只有当输入端全部为高电平时，输出端才是低电平。2、ttl与非门的主耍参数（1）空载导通电源电流/ccl （或对应的空载导通功耗pon）与非门处于不同的工作状态，电源提供的电流是不同的。/cc

4、l是指输入端全部悬空（相当于输入全 1）,与非门处于导通状态，输出端空载时，电源提供的电流。将空载导通电源电流/ccl乘以电源电压 就得到空载导通功耗pon，即pon= atclxvcc。测试方法，如图1.2 （a）所示。测试条件：输入端悬空，输出空载，vcc=5vo通常对典型与非门要求pon <50mw,其典型值为三-1几毫瓦。空载截止电源电流7cch （或对应的空载截止功耗poff）九宀是指输入端接低电平，输出端开路时电源提供的电流。空载截止功耗p（）ff为空载截止电源电 流/ecu与电源电压z积，即poff = /ccnxvcc。注意该片的另外一个门的输入也要接地。测试方法，如图1

5、.2 （b）所示。测试条件：vcc=5v, vin=0,空载。对典型与非门要求poff <25mwo通常人们希望器件的功耗越小越好，速度越快越好，但往往速度高的门电路功耗也较大。(2) 低电平输入电流虹和高电平输入电流/ihal是指输入端接地输出端空载时，由被测输入端流出的电流值，乂称低电平输入短路电流，它是 与非门的一个重要参数，因为入端电流就是询级门电路的负载电流，其大小直接影响丽级电路带动的负 载个数，因此，希望位小些。测试方法，如图1.3 (a)所示。测试条件：vcc=5v,被测某个输入端通过电流表接地，其余各输入端悬空，输出空载。通常典型与非门的h为1.4ma。届是指被测输入端

6、接高电平，其余输入接地，输出端空载时流入输入端的电流，一般较小免于测 试。(3) 扇出系数no扇出系数no是指输出端最多能带同类门的个数，它反映了与非门的最人负载能力。ttl与非门有 两种不同性质的负载，即灌电流负载和拉电流负载，因此有两种扇出系数，即低电平扇出系数n°l和高 电平扇出系数n()h。通常则n()h>m)l，故常以n(儿作为门的扇出系数。扇出系数可用输出为 低电平(0.4v)时的允许灌入的最大灌入负载电流/。唤与输入短路电流alz比求得，即yvo=/omax/llo 般n>8,被认为合格。注意：测量时，/onwc最人不要超过20ma,以防止损坏器件。测试方法

7、，如图1.4所示。(4) 电压传输特性电压传输特性是指输出电压随输入电压变化的关系曲线1)0 =/(!),) o它能够充分地显示与非门的逻 辑关系，即：当输入5为低电平时，输出为高电平；当输入u为高电平时，输出u。为低电平，在u】 由低电平向高电平过渡的过程中，5也由高电平向低电平转化。测试方法，如图1.5所示。通常对典型ttl与非门电路要求v0h >3v(典型值为3.5v)、vol <0.35v、von = 1.4v. voff=1.0vo(5) 平均延迟时间丫凶将三个门电路接成振荡器形式，测量振荡周期t, tpd =- 三、实验设备与器件1、dzx-1电子学综合实验装置2、双踪

8、示波器3、74ls20四2输入与非门四、实验内容在合适的位置选取一个14p插廉，按定位标记插好74ls20集成块。1、验证ttl集成逻辑门74ls20的逻辑功能表1.2输入输出abcdy111101111011110111102、74ls20主要参数测试(1)kt=5vzxii加5v r&162&?45(a) %cl测试电路(b) /cch测试电路6 >-245(ma )1 /cclv图1.2电源电流参数测试血=5v(a) h测试电路(b) /讪测试电路图1.5电压传输特性的测试电路is 1.3输出电平和输入电流参数测试表1.3【ccl( ma)<cch(ma)az

9、.(ma)厶 (ma)(ma)no图14扇出系数m）的测试电路（2）电压传输特性利用电位器调节被测输入电压，按农14的耍求逐点测出输出电压,将结果记入表1.4 lb再根据实测数据绘出电压传输特性曲线，从曲线上读出von （标准输出高电平）、vol （标准输出低电平）、von （开门电平）和voff （关门电平）。表1.4电压传输特性测试数据表ui(v)00.20.40.60.81.01.52.02.53.03.54.05(v)五、实验报告及要求1、记录、整理实验结果，并对结果进行分析。2、计算出pon、poff及扇出系数no°3、画出电压传输特性曲线,并从曲线中读出有关参数值。六、实

10、验预习要求1、熟悉集成门电路的结构和使用方法。2、了解ttl与非门主要参数的定义和意义。3、熟悉各测试电路，了解测试原理和方法。实验二 集电极开路门及三态门电路的应用一、实验目的1、熟悉集电极开路0c门及三态ts门的逻辑功能和使用方法2、掌握三态门构成总线的特点及方法3、掌握集电极负载电阻rl对0c门电路输出的彫响二、实验原理集电极开路门和三态输出门电路是两种特殊ttl f j电路（1）集电极开路门在数字系统屮，有时需要将两个或两个以上集成逻辑门的输出端相连，从而实现输出相与（线与）的 功能，这样在使用门电路组合各种逻辑电路吋，可以很大程度地简化电路。由丁推拉式输出结构的ttl 门电路不允许将

11、不同逻辑门的输出端岂接并接使用，为使ttl门电路实现“线与”功能，常把电路中的 输出级改为集电极开路结构，简称oc （open collector）结构。本实验所用0c门为四2输入与非门74ls03,电路结构及引脚排列如图2.1所示。.: 血 uw 4a 4b 4y 3a 3b 3yri r-2图2. 1集电极开路与非门电路结构及74ls03引脚排列从图2.1可见，集电极开路门电路与推拉式输出结构的ttl门电路区别在于：当输出三极管t3管 截止时，0c门的输出端y处于高阻状态，而推拉式输出结构ttl f j的输出为高电平。所以，实际应 用时，若希望t3管截止时0c门也能输出高电平，必须在输出端

12、外接上拉电阻rl到电源ucco电阻 rl和电源ucc的数值选择必须保证0c门输出的高、低电平符合后级电路的逻辑要求，同时t3的灌 电流负载不能过大，以免造成0c门受损。假设将n个0c门的输出端并联“线at,负载是m个ttl与非门的输入端，为了保证oc门的输出电平符合逻辑要求，0c门外接上拉电阻rl的数值应介于rlmax和rlmin所规定的范围z內。其中,上拉电阻最人值：rlmax nloh+miihi 上拉电阻最小值：r =_"mex/vamin*1 oemax 一加 1 ilrl值不能选得过大，否则oc门的输出高电平可能小于uomin ;rl值也不可太小，否则oc门输出低电平时的灌

13、电流可能超过最大允许的负载电流lolmax。式中，uohoc门输出高电平uoloc门输出低电平u负载电阻rl所接的外接电源电压m接入电路的负载门输入个数n“线与”输出的oc门的个数m负载门的个数iih负载门高电平输入电流iil负载门低电平输入电流iolmaxoc门导通时输出端允许的最大灌电流1ohoc门输出截止时的漏电流oc门电路应用的范围广泛，利用电路的“线与”特性，可以方便地实现某些特殊的逻辑功能，例如,把两个以上oc结构的与非门“线与”可完成“与或非啪勺逻辑功能，实现电平的转换等任务。（2）三态输岀门r-1hr1in°uc u.44a 4y 3ea 3y1413121110 9

14、 8'i74ls125ulr312345671en 1a 1y 2en 2a 2y gnd图2. 2三态反相器电路结构及74ls125引脚排列三态输出门（简称三态门）的电路结构是在普通门电路的基础上附加控制电路构成的。图2.2 （a） 为三态门电路的结构。本实验采用的三态门74ls125三态输出四总线同相缓冲器，图2.2 （b）为74ls125的引脚排列图, 表2.1为其功能表。表2三态门的功能表输入输出enay00011011从表2.1中可以看出,在三态使能端en的控制下,输出端y有三种可能出现的状态,高阻态、关 态（高电平）、开态（低电平）。当丽='t时，电路输出y呈现高阻

15、状态，当en 时，实现y=a 的逻辑功能，即丽为低电平有效。在数字系统中，为了能在同一条线路上分时传递若干个门电路的输出信号，减少各个单元电路z间 连线数冃，常采用总线结构，如图2.3所示三态门电路的主要应川z就是实现总线传输，只要在工作时控制各个三态门的丽端轮流有效, 口在任何时刻仅有一个有效，就可以把al, a2, a3an信号分别轮流通过总线进行传递。d1en.d2en2d；en图2. 3三态门实现总路线传输电路原理图图2.4 0c门实现“线”与逻辑屯路原理图三、实验设备与器材dzx-1 综合实验装置、74ls03、74ls125、74ls20 或 74ls00四、实验内容与步骤1、oc

16、n应用1）ttl集电极开路与非门74ls031负载电阻rl的确定按图2.4连接实验电路，用两个电极开路与非门“线与”后驱动一个ttl与非门，负载电阻rl用一只200q电阻和100kq电位器串联而成，川实验方法确定rlmax和rlmin的阻值，并和理论计算值相 比较，填入表2.2中。表2.2负载电阻rl的测定负载电阻理论值（q）测量值（q）rlrlmax （0c输出高电平）rlmin （一个0c输岀低电平）2）验证逻辑功能f =ab cd （rl调至合适值。部分验证，白拟表格）2、三态输出门1）验证74ls125三态输出门的逻辑功能将三态门输入端接数字逻辑实验箱上的逻辑开关，使能端en接单脉冲源

17、，输出端接led指示器， 按表2.1逐项测试其逻辑功能。2）试用74ls125实现总线传输实验电路原理如图2.3所示，先将三个三态门的使能端都接高电平“1", y端输出，然后分别将使能 端接低电平“0”，观察总线的逻辑状态。表2.3三态门实现总线传输输入输出en|en2en3did2d3y111100101011100101101100101110100101五、实验报告要求1、整理实验数据，分析实验结果，按要求填写表格。2、完成思考题。六、实验预习要求1、复习ttl集电极开路门和三态输出门的工作原理及应用。2、了解74ls031, 74ls125的功能及外部接线。3、分析图2.4中

18、oc门的上接电阻的阻值范围，确定实验所选电阻值。4、试用74ls03 oc门电路实现函数：f = 4b + cd + ef。5、完成各项实验内容的理论计算。七、思考问题1、用oc门时是否需耍外接其他元件？如需耍，此元件应该如何取值?2、几个oc门的输出端是否允许连接在一起？3、几个ts f j的输出端是否允许接在一起？冇无条件限制？应该注意什么问题？八、实验注意事项1、进行0c门线与实验时，一定要先计算出rl值，再继续实验2、做三态门实现总线实验吋，三态门的使能端，不能有一个以上同吋接低电平“0”，否则会使电路 出错。实验三组合逻辑电路设计一、实验目的1、掌握组合逻辑电路的设计方法。2、掌握实

19、现组合逻辑电路的连接和调试方法。3、通过功能验证锻炼解决实际问题的能力。二、实验原理组合逻辑电路是数字系统中逻辑电路形式的一种，它的特点是：电路任何时刻的输出状态只取决 于该时刻输入信号（变量）的组合，而与电路的历史状态无关。组合逻辑电路的设计是在给定问题（逻 辑命题）情况下，通过逻辑设计过程，选择合适的标准器件，搭接成实验给定问题（逻辑命题）功能的 逻辑电路。通常，设计组合逻辑电路按下述步骤进行。其流程图如下：（1）确定变量利函数，赋值并列真值表。（2）由真值表写出逻辑函数表达式。（3）对逻辑函数进行化简。若由真值表写出的逻辑函数表达式不最简，应利用公式法或卡诺图法 进行逻辑函数化简，得出最

20、简式。如果对所用器件有要求，还需将最简式转换成相应的形式。（4）按最简式画出逻辑电路图。组合逻辑电路设计流程图(5) 设计电路。三、实验仪器与器材74ls00四2输入与非门74ls02四2输入或非门74ls08四2输入与门74ls86四2输入界或门四、实验内容与步骤1、设计一个半加器，验证逻辑功能。2、设计一个全加器，验证逻辑功能。3、设计一个四变量表决电路，验征逻辑功能。五、实验报告要求1、列写实验任务的设计过程，画出设计的逻辑电路图，并注明所用集成电路的引脚号。2、拟定记录测量结果的表格。六、实验预习要求1、复习组合逻辑电路的设计方法。2、熟悉本实验所用各种集成电路的型号及引脚号。3、根据

21、实验内容所给定的设计命题要求，按设计步骤写出真值表、输出函数表达式、卡诺图化简 过程。并按指定逻辑写出表达式。4、根据实验要求画出标有集成电路的型号及引脚号的逻辑电路图。附:im* 4414 ；zl1 iuji 41 y j ic ii* 1 f 2l1 hstl7 h1a ib iy 2a 2b 2y gl)cvc 4y 4b 4a 3y 3b 3aiy ia ib 2y 2/ 2bgnd74ls00管脚图74ls02 w 脚图dr cn erdr cnnini'1a ib iy 2a 2y gnp rncncnwii) willia ib iy 2a 2b 2y gno74ls86

22、管脚图74ls08管脚图实验四译码器及其应用一、实验目的1、掌握川七段译码器和七段数码管显示i进制数的方法。2、掌握屮规模集成电路译码的工作原理及其逻辑功能。二、实验原理译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译"，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用丁代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选川不同种类的译码器。译码器可分为通用译码器和显示译码器两大类。前者又分为变虽译码器和代码变换译码器。1、变量译码器(乂称二进制译码器)，用以表示输入变量的状态，如2线

23、一4线、3线一8线和4 线一16线译码器。若有n个输入变量，则有2"个不同的组合状态，就有2"个输出端供其使用。而每 一个输出所代表的两数对应于n个输入变量的最小项。如3线一8线译码器74ls138,图4.1 (a)、(b)分别为其逻辑图及引脚排列。 其中人2、旳、ao为地址输入端,丫0为为译码输出端,s1、s2、s3为使能端。当s1 = 1, s2+s3r时，器件使能，地址码所指定的输出端有信号（为0）输出,其它所有输出端均无信号（全为1）输出。当s=0, s2+s3=x时，或s1=x, s2+s3=l时，译码器被禁止，所冇输出同时为ky2s】百2百3y + 5v1632

24、 s0 12 a a a82s寸卜s3y6signdy?-a6（a）（b）图4.13-8线译码器74ls138逻辑图及引脚排列二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入刪了数据倍息， 器件就成为一个数据分配器（又称多路分配器）。若在s输入端输尺数据信息，s2 = s?=0,地址码所对应 的输出是$数据信息的反码；若从s2端输入数据信息，令s| = 1、s3=o,地址码所对应的输出就是s2端 数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可将一个信号源 的数据信息传输到不

25、同的地点。2、数码显示译码ho vt. go _vt fo v_l co vt do -v-cq vt b o v- ao v-0mth5 o gv- o f ivt e vt d5 0 c i! b iv- o aglbl a imolbl a im© f i g ib c heb c hethi hi c0mi di e（a）共阴连接（“1”电平驱动）（b）共阳连接（“0"电平驱动）图4.2 led数码管（1 ）七段发光二极管（led）数码管led数码管是冃前最常用的数字显示器，图4.2为共阴管和共阳管的电路和两种不同出线形式的引 出脚功能图。一个led数码管可用来显示

26、一位09十进制数和一个小数点。小型数码管（0.5寸和0.36寸）每 段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为2 2.5v,每个发光二极管的点亮电流在510ma。led数码管要显示bcd码所表示的十进制数字就需要 有一个专门的译码器，该译码器不但要完成译码功能，述要有相当的驱动能力。（2） bcd码七段译码驱动器此类译码器型号有74ls47 （共阳），74ls48 （共阴），cc4511 （共阴）等，本实验系采用cc4511 bcd 码锁存/七段译码/驱动器。驱动共阴极led数码管。如图3为cc4511引脚排列图4.3cc4511引脚排列其中:a、b

27、、c、d bcd码输入端；a、b、c、d、e、f；g译码输出端,输出t”有效,用来驱动共阴 极led数码管。仃一测试输入端,ei=“（ni寸,译码输出全为“化臣一消隐输入端，bi=-o-时，译码输出全为“osle 锁定端，le = “1”时译码器处于锁定（保持）状态，译码输出保持在le=0时的数值，le = 0 为正常译码。表4.1为cc4511功能表。cc4511内接有上拉电阻，故只需在输岀端与数码管笔段之间 串入限流电阻即可工作。译码器还有拒伪码功能，当输入码超过1001时，输出全为“（t,数码管熄灭。在木数字电路实验装置上己完成了译码器cc4511和数码管bs202之间的连接。实验时，只

28、要接通+5v电源和将十进制数的bcd码接至译码器的相应输入端4、b、c. d即可显示09的数字。四位数码管可接受四组bcd码输入。cc4511打led数码管的连接如图44所示。图4 cc4511驱动一位led数码管表4. 1 cc4511功能表输入输illlebtltdcb/iabcdefg显示字形xx0xxxx11111118x01xxxx0000000消隐01100001111110n01100010110000101100101101101a01100111111001301101000110011h01101011011011501101100011111b01101111110000

29、t01110001111111801110011110011q0111010()000000消隐01110110000000消隐01111000000000消隐01111010000000消隐011111()0000000消隐01111110000000消隐111xxxx锁存锁存三、实验仪器1、电子学综合实验台2、示波器3、器材:74ls 138*2 cc4511四、实验内容与步骤1、数码拨码开关的使用2、74ls138逻辑功能测试3、用74ls138构成时序脉冲分配器时钟脉冲约lokhz,分配器输出与cp同和。画出电路，用示波器观察波形4、用两片74ls138构成一个416线译码器5、用74

30、ls138和门电路设计1位全加器电路，列出真值表，写出表达式，画出逻辑图。在实验仪 器上进行验证。五、实验报告要求1、画出实验线路，把观察到的波形画在坐标纸上，并标上对应的地址码。2、对实验结果进行分析、讨论。六、实验预习要求1、复习有关译码器和分配器的原理。2、根据实验的要求，画出逻辑电路图，拟定记录表格。实验五数据选择器及应用一、实验目的1、掌握中规模集成数据选择器的逻辑功能及使用方法。2、学习川数据选择器构成组合逻辑电路的方法。二、实验原理数据选样器乂称多路转换器或多路开关，其功能是在地址码（或叫选择控制）电位的控制下，从 儿个数据输入中选择一个并将其送到一个公共输出端。一个刃个地址端的

31、数据选择器，具有2”个数据选择功能。例如：数据选择器（74ls153）,门二2, 可完成四选一的功能；数据选择器（74ls151）,町完成八选一的功能。1、双四选一数据选择器74ls153表.5. 174ls153功能表所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。集成芯片引脚排列如 图5.1,功能如表5.1所示。16丨 15|_ 113 12| 111 1°| dvcc 2s ao 2d3 2d2 2di 2do 2y74ls153is ai 1d3 1d2 idi ido 1y gnd输入输出sa4y1xx0000001ix010011图5.174ls153引

32、脚排列1s. 2§为两个独立的使能端；4、仏为公用的地址输入端；1和2厶2必分别为两个4选 1数据选择器的数据输入端：q、。为两个输出端。（1）当使能端丘（2s） =1时，多路开关被禁止，无输出，q = oc（2）当使能端（2s） =0时，多路开关正常工作，根据地址码川、的状态，将相应的数据 九送到输出端0。如：ajo=00则选择2数据到输出端，即q = 氐o=ol则选择数据到输出端，即片久其余类推。数据选择器的用途很多，例如多通道传输，数码比较，并行码变帝行码，以及实现逻辑函数等。2、八选一数据选择器74ls15174ls151为互补输出的8选1数据选择器，集成芯片引脚排列如图5.

33、 2,功能如表5. 2所示。选择 控制端（地址端）为川4）,按二进制译码，从8个输入数据几几中，选择一个需要的数据送到输出 端0，£为使能端，低电平有效。输入输岀7azaatyy1xxx010000na表5. 274lsi51功能表0001fl0010azz0011ad0100dd,0101ra0110aa0111aa（1）使能端§ = 1吋，不论力2仏状态如何，均无输出（q = 0, q=l）,多路开关被禁止。（2）使能端£=0时，多路开关正常工作，根据地址码仏、川、仏的状态选择2必中某一个通 道的数据输送到输出端q.如：册彳0=000,则选择几数据到输出端，即

34、0=瓜。如：必血=001,则选择数据到输出端，即 片，其余类推。3、数据选择器的应用数据选择器的应用很广，它可以作二进制比较器、二进制发生器、图形发牛电路、顺序选择电路 等。在应用中，设计电路时对以根据给定变量个数的需要，选择合适的多路选择器来完成，具体设计步 骤如下：（1）根据所给出组合逻辑函数的变最数，选择合适的多路选择器。一般是两个变最的函数选双输 入多路选择器，三变量的函数选四输入多路选择器，四变量的函数选八输入多路选择器。（2）画出逻辑函数的卡诺图，确定多路选择器输入端和控制端与变量的连接形式，画出组合电路 图。三、实验仪器与器材1、dzx-1电子学综合实验平台2、双踪不波器3、器材

35、：74ls153 74ls151四、实验内容与步骤1、测试74ls151的逻辑功能（按功能表测试并记录）2、测试74ls153的逻辑功能（按功能表测试并记录）3、用八选一数据选择器74ls151设计一个三变量多数表决电路。该电路有三个输入端a、b、c, 分别代表三个人的表决情况。“同意”为1态，“不同意”为0态，当多数同意时，输出为1态，否则输出 为0态。写出设计过程，画出接线图。在实验仪器上进行验证并记录。4、用双四选一数据选择器74ls153实现一位全加器。写出设计过程，画出接线图。在实验仪器上 进行验证并记录。5、用双四选一数据选择器74ls153设计一个四位奇偶校验器。要求:含有奇数1

36、时,输出为t”, 含冇偶数个1时（包含0000）输出为“0”。写出设计过程，画出接线图。在实验仪器上进行验证并记录。五、实验报告要求1、列写实验任务的设计过程，画出设计的逻辑电路图，并注明所用集成电路的引脚号。2、拟定记录测量结呆的表格。3、总结74ls153、74ls151的逻辑功能和特点。4、总结川数据选择器实现组合逻辑电路的方法。实验六触发器及其应用一、实验目的1、掌握基本rs、jk、d和t触发器的逻辑功能。2、掌握集成触发器的逻辑功能及使川方法。3、熟悉触发器之间相互转换的方法。二、实验原理触发器是一个具有记忆功能的二进制信息存储器件，是组成时序电路的最基本单元，也是数字电 路中另一种

37、重要的单元电路，它在数字系统和计算机中冇着广泛的应用。触发器具冇两个稳定状态，用 以表示逻辑状态t"和“（t,在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触 发器有集成触发器和门电路组成的触发器。按其逻辑功能分，有r-s触发器，丿k触发器，d触发器，t 触发器，t "触发器等。输 入输出1、基本rs触发器图6.1基本rs触发器表6.1基木rs触发器功能表srq °q nu00xx0110100111q°q'2、集成丿k触发器在输入信号为双端的情况下，丿k触发器是功能完善、使用灵活和通用性较强的-种触发器。双下 降沿丿k触发器7

38、4ls112,在时钟脉冲cp的后沿（负跳变）发牛翻转，它具有置0、置1、计数和保持 功能。74ls112引脚排列如图6.2,功能如表6.2所示。丿k触发器的状态方程为0切=jqn + kqn丿和k是数据输入端，是触发:器状态更新的依据，若人k有两个或两个以上输入端时，组成“与” 的关系。q与为两个互补输出端。通常把q = 0、q = 1的状态定为触发器“（f状态；而把q=. q =0 定为“厂状态。丿k触发器常被用作缓冲存储器，移位寄存器和计数器。./k触发器、d触发器一般都有异步置位、复位端，作用是预置触发器初态。当不使用时，必须接 高电平（或接到电源+5v上），不允许悬空，否则容易引入干扰

39、信号，使触发器课动作。表6.2图6.2sdki)cpjkqnlqn+,01xxx1010xxx0100xxx<p<p11i00qnqn11i101011i010111i11qnqn11txxqnqn3、集成d触发器在输入信号为单端的情况下，d触发器川起來授为方便，其状态方程为：2n+，=p,输出状态的更 新发生在cp脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前d 端的状态，d触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。74ls74引脚排列如图6.3,功能如表6.3所示。表6.3图6.3衣6. 4触发器的功能转换农输入输岀sdr

40、dcpdqeqn+l01xx1010xx0100xx<p911t11011f00111ixqnq"注：x一 任 意 态x高到低电平跳变t-低到高电平跳变qn cqn）现态 enh（en+1）次态 q>不定态4、触发器的功能转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具 有其它功能的触发器。即要用一种类型触发器代替另一种类型触发器，这就蛊要进行触发器的功能转换。 转换方法见表6.4o5、cmos触发器cmos边沿d触发器（cc4013）cmos边沿jk触发器（cc4027）cmos触发器的直接置位、复位输入端是高电平冇效，按功能工作

41、时，s和r必须接0。三、实验仪器与器材1> dzx-1综合电子学实验装置2、示波器3、器材：74ls112双下降沿丿k触发器74ls74 双上升沿d触发器74ls00四二输入与非门四、实验内容与步骤1、基本rs触发器的逻辑功能按图6.1接电路，按下表测试rsqq110101101011002、集成、/k触发器的逻辑功能测试(1) 测试rd、的复位、置位功能在双卜降沿丿k触发器74ls112±任取一只丿k触发器，sd. j、k端接逻辑开关输岀插口，cp端接单次脉冲源，q、q端接至逻辑电平显示输入插口。要求改变rd，sd (j、k、cp处于任意状 态)，并在rd=0 (sd=1)或

42、sd=0 (rd=1)作用期间任意改变j、k及cp的状态，观察q、q状 态。口拟表格并记录z。(2) 测试jk触发器的逻辑功能测试按表5的耍求改变j、k、cp端状态，观察q、q状态变化，观察触发器状态更新是否发生在cp 脉冲的下降沿(即cp由1->0),记录之。(3) 将jk触发器的j、k端连在一起，构成t触发器。在cp端输入1khz连续脉冲，观察q端的变化。在cp端输入1 khz连续脉冲，用双踪示波器观察cp、q、q端波形，注意相位关系，描绘z。表6.5jkcpqn"qn=0qn=l000-410010->1110100-41->011of 111l->0j

43、k触发器的逻辑功能测试表衣6. 6 d触发器的逻辑功能测试衣dcpqntqn=0qn=l001l->01of 11l->03、集成d触发器的逻辑功能测试（1）测试rd、的复位、置位功能测试方法同实验内容1、（1）,自拟表格记录。（2）测试d触发器的逻辑功能按表6.6要求进行测试，并观察触发器状态更新是否发生在cp脉冲的上升沿（即由0->1）,记录 之。（3）将d触发器的q端与d端相连接，构成f触发器。测试方法同实验内容1、（3）,记录之。4、双相时钟脉冲电路用jk触发器及与非门构成的双相时钟脉冲电路如图6.4所示，此电路是用來将时钟脉冲cp转换 成两相时钟脉冲cpa及cpb，

44、其频率相同、相位不同。分析电路工作原理，并按图6.4所示电路在实验箱上接线，用双踪示波器同时观察cp、cpa; cp、cpb及cpa、cpb波形,并描绘之。cpcpa图6.4双相时钟脉冲电路cpb五、实验报告要求1、列写d触发器、丿k触发器的逻辑功能及应用测试结果。2、总结观测到的波形，说明触发器的触发方式。3、体会触发器的应用。4、整理实验记录，并对结果进行分析。六、实验预习要求1、复习触发器的基本类型及其逻辑功能。2、按实验内容的要求设计并画出逻辑电路。实验七计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法3、运用集成计数计构成1/

45、n分频器二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、 分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器屮的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步 计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋 势，又分为加法、减法和可逆计数器。还冇可预置数和可编程序功能计数器等等。冃前，无论是ttl 还是cmos集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表 和工作波形图以及引出端的排列，就能正确地运用这些器件。1、用d触发器构成异步二进制加

46、/减计数器图7-1是用四只d触发器构成的四位二进制异步加法计数器，它的连接特点是将每只d触发器接 成v触发器，再由低位触发器的q端和高一位的cp端和连接。图7-1四位二进制异步加法计数器若将图7-1稍加改动，即将低位触发器的q端与高一位的cp端相连接，即构成了一个4位二进制 减法计数器。2、屮规模十进制计数器cc40192是同步i 进制可逆计数器，具冇双时钟输入，并具冇清除和置数等功能，其引脚排列及逻 辑符号如图7 2所示。vddqoqiq2q3vss图7-2 cc40192引脚排列及逻辑符号图中ld-k数端 cpi加计数端 cp。一减让数端丽一非同步进位输出端b0 非同步借位输出端d。、d“

47、 d2、d3 计数器输入端qo. q“ q2、qa 数据输出端 cr清除端cc40192 （同74ls192,二者可互换使用）的功能如表7-1,说明如下:表7-1输入输 hlcrldcpucpdd3d2didoq3q2qiqo1xxxxxxx000000xxdcbadcba01t1xxxx加计数011txxxx减计数当清除端cr为高电平“1”时，计数器肓接清零；cr置低电平则执行其它功能。当cr为低电平，置数端e5也为低电平时，数据肓接从置数端d。、d、山、ds置入计数器。当cr为低电平，邙为高电平时，执行计数功能。执行加计数时，减计数端cp。接高电平，计数脉 冲由cpu输入；在计数脉冲上升沿

48、进行8421码卜进制加法计数。执行减计数时，加计数端cpi接高电 平，计数脉冲由减计数端cpd输入,表9_2为8421码十进制加、减计数器的状态转换表。表7-2加法计数输入脉冲数0123456789输出q.0000000011qa0000111100q10011001100qo0101010101减计数3、计数器的级联使用一个十进制计数器只能表示09十个数，为了扩人计数器范围，常川多个十进制计数器级联使用。 同步计数器往往设有进位(或借位)输出端，故可选用其进位(或借位)输岀信号驱动下一级计数器。图7-3是由cc40192利用进位输出可控制高一位的cpu端构成的加数级联图。d4 ds de d

49、7do d1 d2 d3cpu图7-3 cc40192级联电路4、实现任意进制计数(1) 用复位法获得任意进制计数器假定己有n进制计数器，而需要得到一个m进制计数器时，只要m<n,用复位法使计数器计数到m 时置“0”，即获得m进制计数器。如图74所示为一个由cc40192 |-进制计数器接成的6进制计数器。(2) 利用预置功能获m进制计数器图7-5是一个特殊12进制的计数器电路方案。在数字钟里,对时位的计数序列是1、2、-11, 12、1、是12进制的，且无0数。如图所示，当计数到13时，通过与非门产生一个复位信号，使cc40192 (2)(时十位)直接置成0000,而cc40192(l),即时的个位直接置成0001,从而实现了 1一12计数。cpu “1”cpu图7-4六进制计数器图7-5特殊12进制计数器三、实验设备少器件2、双踪示波器74ls