《VHDL实用教程》完整版【汉语版】-4第二章

1、KONXIN杭州康芯电子有限公司KONXINVHDL实用教程12第2章VHDL入门本章将通过几个比较典型的设计示例用.达到快速入门的目的§ 2.1用VHDL设计多路选择器和锁存器1| eriri分别是两个数据输入端的端口名y为输出端的端口名右a.i,：-此选择器的功能可作如下的VHDL描述程序2-1Q接口信号说明.这一部分称为实体b : IN STD_LOGIC;y : OUT STD_LOGIC );END ENTITY mux21;器件mux21的内部工作逻辑描述.ARCHITECTURE one OF mux21 IS称为结b WHEN s = '1'构体END

2、 ARCHITECTURE one;这是一个完整的 2选1多路选择器的 VHDL文件 对于综合后得到的标准格式网表文件 针对特定的目标芯片z应的仿真文件和编程下载文件 丄逻辑功能是否满足原设计的要求可用于通过 由此可获得对以便了解其可用于实现第2章VHDL 入门13第2章VHDL 入门14硬件功能和完成硬件测试即可利用某个EDA平台.：，将此VHDL文件进行编译然后将mux21的4个引脚信号a_. s“ .o 3e ?e?u MUX+PLUSII 的帮助下配置进该选定的 FPGA或CPLD器件中宀这时芯片就有了如程序2-1所描述的2选1逻辑器件mux21的功能“即为硬件仿真?u ?DD但是为硬

3、件调试.这个测试过程只能称选择器整体设计的 VHDL描述使用了三个层次 屮输出端口数据类型 :'明确地指定和严格地定义端口信号的取值类型是 这是学习VHDL特别应当注意的地方独立的语言模块-的方向说明，VHDL的重要特点v.：.在电路原理图上相当于元件符号定义了器件 mux21端口引脚a?ud ?O?RT语句说明了 mux21的外部引脚的工作方式S'.". .1号的数据类型是符合 IEEE库中STD LOGIC 1164IN对端口引脚a和b作了信号流向 b流进所描述的器件内部 打 同时指明了端口 a-. s和y信 程序包中的标准数据位(3)结构体(ARCHITECTU

4、RE)说明这一层次描述了 mux21内部的逻辑功能 例的逻辑描述十分简洁 择器看成一个黑盒小 曲是信号赋值符g输出端需要指出的是宀此 而是将此选 符号 表示将a获得的信号赋给(传入)y实体和结构体分别是以"语句结尾的若根据VHDL 87版本呎语句只需写成“和这两条结尾的资料2 例、-；一个可综合的 VHDL描述的最小和最基本的逻辑结构中因此且许多最新的 VHDL方面对于以后出现的示实体和KONXIN杭州康芯电子有限公司VHDL实用教程14KONXIN结构体是最基本的和不可缺少的三个部分一:.程序2-1作为一个完整的 VHDL描述既可以作为一个独立的功能器件使用和保存-成为其中的一个功

5、能部件.3从程序2-1可以清晰地看出一因此元件是VHDL的特定概念昨把握了元件的结构和功能的完整描述由于元件本身具有层次性也可以是由许多元件组合而成的乃至一个电路系统“都能用程序2-1给出的3个部分来描述它为自顶向下或自下向上灵活的设计流程 奠定了坚实的基础锁存器设计与多路选择器不同.以下将举例说明一个简单时序逻辑电路图2-2是一个锁存器的原理图：叱ENA是数据锁存使能控制端口允许数据锁入Q为数据输出端口KONXIN杭州康芯电子有限公司VHDL实用教程KONXIN杭州康芯电子有限公司VHDL实用教程定义了 PORT位J锁、存器结构体ARCHITECTURE one OF Latch IS定义信

6、号SIGNAL sig_save : STD_LOGIC;BEGINPROCESS (D, ENA)BEGIN进程语句结构它的功能是存储来自外在1位锁存器的设计文件中增加了两个部分的内容由信号赋值语句 SIGNAL “第2章VHDL 入门15部信号D的被锁存的数据位_经综合后将由一个硬件时序器件来完成这一任务rem是为此语句结构的行为仿真设定了两个敏感量D和ENA”，卩?，0 ?叮 3X ?0? d 1? a? e ?'2Cie 3 e ?' ?*k?0 y e?e ?1?e 1?u ?D?ENA 为高电平:然后通过sig_save反之则将sig_save 上的原值传给信号输出

7、端Q；.3i Do ?DF_THEN 语句结构所给出的描述方式 ,.：其特点是当IF引导的逻辑表达式满足条件时sig_save <=D®2?X-e ?o? ee ?'o? 结束 IF_THEN 语句PROCESS进程语句用在行为描述方式中VHDL有二种基本描述风格.PROCESS(D”结构描述风格和数据流描述风格一中的(D ?a?a ?- D?O?和 ENA中的任何一个信号发生变化时因此w.则所有的输入信号通常都要列入敏感信号表中:,比较程序2-1和2-2 ?' VHDL描述与电路器件的硬件特性无关.COM-等有关组合或时序逻辑的指示词§2.2 用 V

8、HDL设计全加器全加器可以由两个1位的 半加器构成,：.1位半加器的端口信号 和b分别是两位相加的二进制 输入信号.”一co是进位输出信号 上可以利用半加器构成如图a图2-32-4所示的全加器图 2-4 中.1位半加器逻辑原理图而在硬件即由两个半加器u1 .ay-3是利用 VHDL对图2-4第2章VHDL 入门#中全加器的逻辑原理图的完整描述综合直至编程配置于选定的目标器件中KONXIN杭州康芯电子有限公司VHDL实用教程16KONXINARCHITECTURE fu1 OF or2 IS BEGINc <= a OR b ;END ARCHITECTURE fu1;-半加器描述LIBR

9、ARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a .ARCHITECTURE fh1 OF h_adder ISBEGINso <= (a OR b)AND(a NAND b); co <= NOT( a NAND b);END ARCHITECTURE fh1;-1位二进制全加器顶层设计描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT ( ain.coutcin : IN STD_LOGIC;b : IN STD_LOGIC;c

10、o明PORT (a .SIGNAL d® f : STD_LOGIC;元BEGIN件u1 : h_adder PORT MAP( a =>ain“co=>db =>cinruAV：接u3 : or2PORT MAP(a =>d.c =>cout);声COMPONENT or2END ARCHITECTURE fd1 ;so =>sum);KONXIN杭州康芯电子有限公司VHDL实用教程KONXIN杭州康芯电子有限公司VHDL实用教程对于对数综合器来说，程序2-3编译出3个独立的VHDL设计模块“所列的全部程序可以同时输入相应的EDA软件进行文件存档

11、程序2-3f_addere?e ?±e?u?e?aJh_adder.vhdKONXIN杭州康芯电子有限公司VHDL实用教程和 f_adder.vhd -.?u VHDL程序的任(1)作为文件说明部分 何一行中“-KONXIN杭州康芯电子有限公司VHDL实用教程KONXIN杭州康芯电子有限公司VHDL实用教程实体or2语句段定义了或门or2的引脚信号a -苴结第2章VHDL 入门18构体语句段描述了输入与输出信号间的逻辑关系冲b相或后传给输出信号端 c：.：.2a o 22 ee 22 eo 222DDaaC土ad?o± ?2 i 22 2i 32 uo?oe 222 d 1

12、1 i? ee ? eo ?'卩？o222 2222222?-1? jia'X ? ou° ?o ?表?2?10 ±£222-22 ？NAND：.OR 和 AND分别代表"'非 j 非:.r *.和廿“''四种逻辑运算关系即顶层文件的VHDL描述中.其实体图2-41位全加器逻辑原理图定义了引脚的端口信号属性和数据类型宀.ain和bin分别为两个输入的相加位cout 为进位输出.结构体fd1的功能是利用COMPONENT和COMPONENT例化语句将上面由两个实体or2 和h_adder 描述的独立器件；-全加器的逻

13、辑功能如表2-2所示八COMPONENT! END COMPONENT语句结构对所要调用的或 门和半加器两个元件作了声明 (Compo nent Declaratio n)19KONXIN杭州康芯电子有限公司KONXINVHDL实用教程三个信号d“作为中间信号转存点屮接下去的-语句称为元件例化语句 (Component Instantiation)?u ? ° ? ? u ?-?- aiG ? e?2C ?' ? ?o?卩?-o y?DDa ?MAP是映射的意思z由论指示的语句表示将实体 h_adder 描述的元件的引脚信号co和so分别连向外部信号e.”.：. f和sum_(6) 由例2-3 可见皿即库.从表面上看来.但实际上;：.对外部的逻辑有调用的操作因此宀.作为工作库中的两个待调用的元件“库结构也是 VHDL程序的重要组成部分一个相对完整的VHDL程序具有如图