一个工程师的个人工作经历总结edacn

1、一个工程师的个人工作经历总结edacn 一个工程师的个人工作经历总结（eda） 一个工程师的个人工作经历总结（eda） 对初学者可能好一些。 本文eda = 序 很早之前就想对这几个月工作经历写的东西，一是作为自己的总结，二是自己也很想将自己这段时间的一些经历和大家分享一下，希望对初学者而言能使得他们能少走一 些弯路。只是公司里的事情很多，最近经常加班，所以一直拖到现在。 能来到这家公司应该是一种缘份-缘起nios。当初三月份altera来我们学校建立so pc实验室的时候自己还不知道nios是什么东西，只是想在altera的fae讲完nios后多问他 几个时序约束的问题，然后拷一份ppt回去

2、。但是想不到因为那一份nios的培训资料，我 认识了eda上的cawan，他给我讲了很多nios的东西，之后是丁哥在soc版帖了位nios大 赛的通知，然后我和队友就去报了名，并去川大参加了nios的培训，认识了峻龙的fae- -也是我现在的boss。在这里要谢谢cawan、丁哥、和我一起参加nios竞赛的队友刘科 以及我的boss，是他们让我有了这一段的经历。 在公司里的几个月，做的工程其实不多，但是收获还是有一些，我觉得收获最大的是 设计理念的改变，这也是我这段时间最想总结的，我会在后面逐渐阐述。 = = 时序是设计出来的 我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及a

3、ltera做逻辑的一些东西，而我们的工程标准，也根本上是按华为的那一套去做。在工作这几个月中 ，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来 的。 在我们公司，每一个工程都有很严格的评审，只有评审通过了，才能做下一步的工作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计和逻辑详细 设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这局部工作 所占的时间要远大于编码的时间。 总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序（我们要求把接口信号的时序波形描述出来）以及将来如何测试设计。在这一级方案中，要保证在 今后的设计中时序

4、要收敛到一级模块（最后是在二级模块中）。什么意思呢？我们在做 详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多 只能涉及到本一级模块，而不能影响到整个设计。记得以前在学校做设计的时候，由于 不懂得设计时序，经常因为有一处信号的时序不满足，结果不得不将其它模块信号的时 序也改一下，搞得人很郁闷。 在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计出来了，各级模块内部是怎么实现的.也根本上确定下来了。 由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。 = = 做逻辑的难

5、点在于系统结构设计和仿真验证 刚去公司的时候boss就和我讲，做逻辑的难点不在于rtl级代码的设计，而在于系统 结构设计和仿真验证方面。目前国内对可综合的设计强调的比拟多，而对系统结构设计 和仿真验证方面似乎还没有什么资料，这或许也从一个侧面反映了国内目前的设计水平 还比拟低下吧。 以前在学校的时候，总是觉得将rtl级代码做好就行了，仿真验证只是形式而已，所 以对hdl的行为描述方面的语法不屑一顾，对testbench也一直不愿意去学-因为觉得画 波形图方便；对于系统结构设计更是一点都不懂了。 到了公司接触了些东西才发现完全不是这样。 其实在国外，花在仿真验证上的时间和人力大概是花在rtl级代

6、码上的两倍，现在仿 真验证才是百万门级芯片设计的关键路径。仿真验证的难点主要在于怎么建模才能完全 和准确地去验证设计的正确性（主要是提高代码覆盖），在这过程中，验证速度也是很 重要的。 验证说白了也就是怎么产生足够覆盖率的鼓励源，然后怎么去检测错误。我个人认为，在仿真验证中，最根本就是要做到验证的自动化。这也是为什么我们要写testbenc h的原因。在我现在的一个设计中，每次跑仿真都要一个小时左右（这其实算小设计）。 由于画波形图无法做到验证自动化，如果用通过画波形图来仿真的话，一是画波形会画 死（特别是对于算法复杂的、输入呈统计分布的设计），二是看波形图要看死，三是检 错率几乎为零。 那么

7、怎么做到自动化呢？我个人的水平还很有限，只能简单地谈下bfm（bus funct ion model，总线功能模型）。 以做一个mac的core为例（背板是pci总线），那么我们需要一个macbfm和pcibfm 及pcibm（pci behavior model）。macbfm的主要功能是产生以太网帧(鼓励源），随 机的长度和帧头，内容也是随机的,在发送的同时也将其复制一份到pcibm中；pcibfm 的功能那么是仿pci总线的行为，比方被测收到了一个正确帧后会向pci总线发送一个请求，pcibfm那么会去响应它，并将数据收进来；pcibm的主要功能是将macbfm发送出 来的东西与pcib

8、fm接收到的东西做比拟，由于它具有了macbfm的发送信息和pcibfm的 接收信息，只要设计合理，它总是可以自动地、完全地去测试被测是否工作正常，从而实现自动检测。 华为在仿真验证方面估计在国内来说是做的比拟好的，他们已建立起了比拟好的验证平台，大局部与通信有关的bfm都做好了，听我朋友说，现在他们只需要将被测放在测试平台中，并配置好参数，就可以自动地检测被测功能的正确与否。 在功能仿真做完后，由于我们做在是fpga的设计，在设计时已经根本保证rtl级代码 在综合结果和功能仿真结果的一致性，只要综合布局布线后的静态时序报告没有违反时 序约束的警告，就可以下到板子上去调试了。事实上，在华为中兴

9、，他们做fpga的设计 时也是不做时序仿真的，因为做时序仿真很花时间，且效果也不见得比看静态时序分析 报告好。 当然了，如果是asic的设计话，它们的仿真验证的工作量要大一些，在涉及到多时钟域的设计时，一般还是做后仿的。不过在做后仿之前，也一般会先用形式验证工具和 通过静态时序分序报告去查看有没有违反设计要求的地方，这样做了之后，后仿的工作 量可以小很多。 在hdl语言方面，国内语言很多人都在争论vhdl和verilog哪个好，其实我个人认为这并没有多大的意义，外面的大公司根本上都是用verilog在做rtl级的代码，所以还是 建议大家尽量学verilog。在仿真方面，由于vhdl在行为级建模

10、方面弱于verilog，用vh dl做仿真模型的很少，当然也不是说verilog就好，其实verilog在复杂的行为级建模方 面的能力也是有限的，比方目前它还不支持数组。在一些复杂的算法设计中，需要高级 语言做抽象才能描述出行为级模型。在国外，仿真建模很多都是用system c和e语言，用 verilog的都算是很 的了，国内华为的验证平台好似是用system c写。 在系统结构设计方面，由于我做的设计还不够大，还谈不上什么经验，只是觉得必须要具备一些计算机系统结构的知识才行。划分的首要依据是功能，之后是选择适宜的 总线结构、存储结构和处理器架构，通过系统结构划分要使各局部功能模块清晰，易于

11、实现。这一局部我想过段时间有一点体会了再和大家分享，就先不误导大家了。 = = 标准很重要 工作过的朋友肯定知道，公司里是很强调标准的，特别是对于大的设计（无论软件还是硬件），不按照标准走几乎是不可实现的。逻辑设计也是这样：如果不按标准做的 话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了， 更不要说检错了；如果一个工程做了一半一个人走了，接班的估计得从头开始设计；如 果需要在原来的版本根底上增加新功能，很可能也得从头来过，很难做到设计的可重用 性。 在逻辑方面，我觉得比拟重要的标准有这些： 1.设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过后

12、才能进行下一步的工作。这样做乍看起来很花时间，但是从整个工程过程来看，绝对 要比一上来就写代码要节约时间，且这种做法可以使工程处于可控、可实现的状态。 2.代码标准。 a.设计要参数化。比方一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我 们可以这么写： parameter clkperiod = 30; parameter rstmultime = 5; parameter rsttime = rstmultime * clkperiod; . rstn = 1b0; # rsttime rstn = 1b1; . # clkperiod/2 clk <= clk; 如果在另一个设计中的时钟是40ns，复位周期不变，我们只需对clkperiod进行重 新例化就行了，从而使得代码更加易于重用。 b.信号命名要标准化。