PCB基础知识培训_布局布线_可生产性设计

1、pcb 培训基础篇pcb 的相关介绍. 1pcb 布局布线的注意事项 . 1pcb 制板和生产的注意事项 . 14 pcb 的相关介绍pcb 布局布线的注意事项pcb 走线宽度与铜箔厚度、走线宽度的关系如下图所示：保守考虑，pcb 布线时一般采用 20mil 载流 0.5a 的方法来设计线宽。焊盘走线引出的方式：测试点的连接：相邻走线层的走线要正交走线，即使不能正交走线，斜交也比平行走线要好：避免走线开环：避免信号不同层之间形成自环，自环将引起辐射干扰：走线分支长度的控制：走线长度越短越好，尤其是高频信号要注意：走线不能是锐角或者直角，需要走135 度角或者直线：电源和地的环路尽量小；电源和地

2、的管脚，尽量不要共用过孔。为了防止电源线较长时，电源线上的耦合噪声直接进入负载器件，应在进入每个器件之前，先对电源去耦，且为了防止它们彼此间的相互干扰，对每个负载的电源独立去耦，并做到先滤波再进入负载高速信号的特性阻抗必须连续：同层的走线， 其宽度必须连续；不同层的走线阻抗必须连续。地的连接：分为3 种，如下图所示：1mhz 一下可考虑单点接地，大部分情况下均是采用多点接地。地管脚的连接需要注意，trace 尽可能宽，必要时可用铜箔；trace 尽可能短；多路连接效果更好。如下图所示：走线宽度不能超过焊盘宽度。一般芯片或者排阻相邻管脚不能采用直连的方式。避免 t 型走线。3w 规则：为了减少走

3、线之间的串扰，应加大线距。当线中心距不小于3 倍线宽时，可保持 70%的电场不互相干扰，这就是3w 规则。如果要达到98%的电场不互相干扰，可使用 10w 的间距。没有线距要求且板上空间宽松，走线时请时刻谨记并贯彻执行3w 规则。20h 规则： 电源层和地层之间的电场是变化的，在板边缘会向外辐射电磁干扰，称为边沿效应。 因此需要将电源层内缩，使得电场只在接地层的范围内传到。假设电源层和地层之间的厚度为h，内缩 20h 可以将 70%的电场限制在接地层边沿内；内缩100h，则可以将 98%的电场限制在接地层边沿内。如果有子系统的分割，如模数的分割，也应参考此规则。映像平面以及返回路径：映像平面就

4、是我们常说的参考平面。映像平面的主要作用是在为高频电流提供一个低阻抗的回路。每个信号都需要一条信号回路，信号回路总是选择最低阻抗的路径。这样， 信号电流和回路就组成了一个环形天线，这个环形天线的面积越大则辐射越大。因此要降低辐射，就要减小回路面积。通常信号最低阻抗回路就在信号正下方的参考层沿着信号相反方向返回。这条返回路径如果和原电流完全平行，那么回路面积是最小的，但是在映像平面上，经常会有元件孔或者过孔，如果不注意，就容易造成返回路径要绕道而行，如下图所示：要避免类似情况，有一些地方需要注意。在封装设计时，元件孔的anti-pad 大小要考虑好，如圆孔的话，anti-pad 的直径要小于管脚

5、间的中心距， 为使参考层的铜箔能在元件下方延续（比如铜箔宽度大于4mil ） ，那么 anti-pad的直径要比管脚间的中心距小至少4mil 。在走线中，过孔的放置方式也要考虑参考层的连续性。在一些设计方案中，还会对bga 下方使用的过孔的参数进行限制，以保证信号的返回路径没有被切断，如下图所示：stitching vias/caps：缝合过孔与缝合电容。如果不能避免信号跨层或者换层，那么可以考虑添加一些缝合过孔或者缝合电容，为返回电流提供一个短的路径。1.stitching vias：用于连接两个一样的参考层（如vss 到 vss） ，放置时要求尽可能靠近信号换层过孔。stitching v

6、ia 为信号提供一个短的返回路径。下面所说的距离均指过孔中心距。当一对差分信号换层时，需要放置一个stitching via，比如 cpu时钟信号；当单根信号换层时，需要放置一个stitching via，比如一根单端的时钟信号；当3 根单端信号换层时，需要放置一个stitching via，比如一组地址总线；当在 dimm区域使用stitching vias 时， dimm connector的电源和地过孔不能被当作 stitching vias 。2.stitching caps：用于连接两个不同的参考层（如vss 到 pwr） ，放置时要求尽可能靠近信号换层过孔。stitching ca

7、p 为信号提供一个短的返回路径。下面所说的距离均指信号所跨分割的中心到缝合电容的pcb 焊盘边缘的距离。当一对差分信号换层时，需要放置一个stitching cap，比如 cpu 时钟信号； 当 4 根差分对信号换层时，需要放置一个stitching cap，其位置在4 对差分信号的正中间；当单根信号换层时，需要放置一个stitching cap，比如一根单端的时钟信号；当3 根单端信号换层时，需要放置一个stitching cap，比如一组地址总线。3.下面是一些添加stitching vias/caps 的例子。1)换参考层（相同net） ：当信号由于换层导致参考层变化（参考层网络相同，比

8、如同是vss）时，使用缝合过孔连接两个参考层，为信号提供一条短的返回路径。2)换参考层（不同net）相同层：使用1 个 0.1uf 或者 0.01uf 的 0402 或者更小封装的缝合电容。该电容距离走线跨层的分割不能超过1.27mm（50mil ） 。换参考层（不同net）不同层：当信号由于换层导致参考层变化时，使用1 个 0.1uf 或者 0.01uf 的 0402 或者更小封装的缝合电容。该电容应尽可能靠近换层处。时钟信号：时钟线是对emc 影响最大的因素之一。在时钟线上应少打孔，尽量避免和其他信号并行走线，且应远离一般信号线，避免对信号线的干扰。同时应避开板上的电源模块，避免干扰。应尽

9、量避免靠近输出接口，防止高频时钟耦合到输出的cable 线上并沿线发射出去。时钟芯片下方各层均不可走线，其下方顶层铺铜接地，底层一般铺设时钟芯片电源的铜箔。对于简单的单、双层板，由于没有电源层和地层，时钟走线可参考下图：晶体下方不应走线，在其下方铺铜接地，如果晶体是金属外壳，应将其外壳接地。如果没有特别指明， 晶体走线长度不应超过1inch。 晶体走线应远离其他信号，最好能用gnd进行隔离。晶体应远离板边缘、io 接口、热源、电源等噪声大的区域。差分信号： 差分信号的走线关键点就是等长等距。下图是差分信号走线的要求。等距这个要求， 除了走线主区域外，管脚或者过孔出来的区域也要特别注意，尽可能减

10、小不等距的长度。差分信号对之间间距至少20mil ，即使中间有包地，也要满足20mil 的间距要求。 一般有多余空间的情况下，可将间距加大到50mil 。差分组内线长匹配时，应在不匹配的一端进行补偿，不要在走线中间进行补偿。差分走线还要注意对称，差分对组内过孔尽量靠近，线宽也要注意，满足阻抗要求。蛇形线： 为满足时序规范要求，一些走线必须使用蛇形线来控制线长，以满足需要的建立和保持时间。一般要走蛇形线的信号，design guide 中一般会给出具体的蛇形线自身线距。如果没有特别说明，蛇形线自身线距要满足3w、3h 要求。 w 是指蛇形线的线宽，h 是指蛇形线到其参考平面的高度。对于差分信号的

11、蛇形线要求，请参考差分信号中的图示要求。蛇形线仅是时序方面的要求，如果没有此要求，不能走蛇形线。不满足蛇形线的自身线距要求，往往容易导致错误的飞行时间（flight time ） ，如下图所示：esd：esd 器件应尽量靠近接口放置，走线时应注意串联在走线中。gnd guard trace/shape：对一些特殊信号进行包地处理，如r、g、b、v、h 信号等等。包地时注意每隔一段距离要打孔连接到内层gnd ，这些孔要彼此错开，避免参考平面不连续。如果没有特别说明，一般r、g、b、v、h 信号的包地线每隔500750mil打孔接地，其他信号一般5001000mil 打孔接地。对于一些关键信号，有

12、特殊阻抗要求的， 不能包地，因为包地的 trace或者铜箔会引起信号线的阻抗变化，如 usb。 gnd guard trace的最主要目的就是强制加大信号线距。gnd guard trace 的线宽以及与信号的线距，如果没有特别说明，可以使用5mil：5mil 。使用 gnd guard trace/shape ，要注意在每段开始和结束的地方通过gnd 过孔进行端接，避免成为天线。bus 走线：一般的bus 有 fsb、内存、 pci、ide 等等。有些bus 内部也有划分，比如内存，有时钟、数据、命令、控制信号等等。类似的bus 走线，一般会要求同组信号同层走线。不同的bus 之间，有一定的

13、线距要求，如果没有特别指明，一般要求这个 bus 间距至少 20mil 。而时钟和usb 的信号，一般会要求线距在50mil 以上。chassis gnd ：在后接口下方各走线层铺设铜箔连接各接口的gnd 管脚，并且每隔500mil 打孔连接各层。关于铜箔：1.增加电感与铜箔的连接数。注意软件bug，通过 trace增加连接数后，如果对shape有任何操作（会refresh shape） ，会丢失部分连接。2.铜箔距离太近，一般建议使用20mil 间距。3.铜箔的thermal relief 不能设置太大，否则焊盘与大片铜箔全部连在一起不利于焊接。不管smt pin 还是 through pi

14、n ，都不能使用full connect ，焊接时热量极易传到铜箔上，影响焊接温度。4.铜箔上的过孔不能太密集，大概500mil 的间距就可以了。如果走线空间不够，过孔必须密集放置，最好能错开放置这些过孔，以免破坏内层vcc/gnd 的完整性。5.大面积铜箔请采用网格铜，如硬盘下方空白区域。6.空白区域铺铜接地，但是尽量不要连接通孔gnd 管脚，较小或者可能出现较多碎铜的铜箔则不要考虑。7.外层 12 根细走线附近需要铺铜接地，避免单根走线蚀刻太多。8.注意铜箔的瓶颈处是否满足电流要求，走线层要注意， vcc 层的 plane 也不能忽略。9.内层的铜箔应该与anti-etch 的外沿重合。1

15、0.注意铜箔的边角，避免直角shape，尤其是边角处有焊盘时，避免出现out of date shape。11.一般是使用动态铜箔，能够自动避让。但是在铺设铜箔后，要检查铜箔的连续性、是否出现一些无用的铜箔区域、从而成为天线。12.大面积的铜箔要避免，焊接后印制板易翘曲，并且部分被走线分割的铜箔，因为没有在两端进行端接（如通过过孔连接到内层plane） ，会变成天线。13.bga 中间的 gnd 管脚， 集中在一起， 可用铜箔进行连接，并且通过大量过孔（至少每管脚配1 个过孔）连接到内层gnd plane。如果没有特殊要求，bga 与铜箔的连接线宽采用8mil。14.中间有热焊盘的器件，如果内

16、层走线层有空间，可在热焊盘下方铺铜并通过过孔连接该热焊盘，扩大散热面积。信号完整性指的是在高速产品中由互连线引起的所有问题。这些问题分为以下3 种影响和后果：时序、噪声（振铃、反射、近端串扰、开关噪声、非单调性、地弹、衰减、容性负载等）和电磁干扰（emi ） 。广义的信号完整性，包括经典的信号完整性（si） 、数据完整性（ di ） 、电源完整性（pi） 、电磁完整性（emi ）四个领域。电磁兼容性（ emc ） ：由于电磁干扰的原因，工作在规定的电磁环境安全范围内的电气和电子的系统、 装置和设备， 他们的设计水平或者性能上没有造成不可接受的下降，这种能力就是电磁兼容性。pcb 制板和生产的注意事项板外框需要倒2mm 半径的圆角。因为如果是直角的板外框，在运输过程中，直角容易戳坏真空包装。注意添加 ttl/rs232 跳线的说明、清cmos 的管脚标识等等。这些丝印，不要放在内存下方，内存插入后看不到的，建议放置在跳线器附近。调试测试点：方便硬件调试使用，在原理图中添加，布局布板放置时，需靠近对应电源模块放置， 且需要考虑调试时候操作的方便性，一般在顶层放置，不能放在四周都是直插件的地方。在原理图中一般位号为tp*的就是调试测试点。针床测试点： 方便工厂调试段进行电压的自动测试