HDL语言应用与设计试卷A卷(附答案)

1、中国矿业大学20102011学年第 二 学期hdl语言应用与设计 试卷（a）卷考试时间：100 分钟 考试方式：闭卷学院_班级_姓名 _学号_题号一总分得分一、综合程序设计题（100分）(1)请简答或画出基于verilog hdl的数字系统设计流程（10分） (2)写出下图所示3选1的多路选择器的verilog程序实现（行为描述方式）（10分）（3）写出一位全加器的udp描述（15分）（4）请编写5分频的verilog程序模块。其中模块输入信号为：clk_in,reset(复位信号，低电平有效) 输出信号为:clk_out。（要求：使用行为描述方式）(15分)。（5）请用循环语句实现一个从t=

2、1000ns 时刻（假定一个仿真时间单位为1ns）开始的 周期为100个仿真时间单位的时钟信号产生模块（10分）。（6）编写一位全加器的verilog的结构描述程序(15分) (7) 请写一个用于比较两个整数的大小的比较器程序（用verilog 函数实现）（10分）（8）请给出如下图所示的一个4位移位寄存器结构的verilog结构描述程序（这个移位寄存器是由四个d触发器(u1、u2、u3和u4)构成的。其中seri_in是这个移位寄存器的串行输入；clk为移位时钟脉冲输入；clrb为清零控制信号输入；q0 q3 则是移位寄存器的并行输出）（15分）注意：模块调用时端口对应方式要求使用端口位置关

3、联方式。答案：一：（1）（2）module sel_from_three(q，sela，selb，a，b，c )； input sela，selb，a，b，c； output q； reg q； always (sela or selb or a or b or c) begin if (sela) q = a； else if (selb) q = b； else q = c； end endmodule （3）primitive carry(cout，cin，a，b )； output cout；input a ，b ，cin；table /cout 对应的table表项 /cinab：c

4、out000： 0；001： 0；010： 0；011： 1：100： 0：101： 1；11 0： 1；111： 1；endtableendprimitiveprimitive summ(sum，cin，a，b )； output sum；input a ，b ，cin；table /sum对应的table表项 /cin a b ： sum0 0 0 ： 0；0 0 1 ： 1；0 1 0 ： 1；0 1 1 ： 0：1 0 0 ： 1：1 0 1 ： 0；1 1 0 ： 0；1 1 1 ： 1；endtableendprimitive（4）module div(clk_in,reset,c

5、lk_out); parameter bitsize=3; parameter l=4; input clk_in,reset; output clk_out; reg bitsize:1 count; reg clk_out; always (posedge clk_in) begin if(!reset) count=0; else begin if(count<(l) count=count+1; else count=0; end clk_out=countbitsize; end endmodule （5）module clk_gen(clk)；output clk；initi

6、albeginclk = 0；#1000；forever #50 clk = clk； /被指定循环执行的语句endendmodule（6）module full_adder (c_out，s_out，a_in，b_in，c_in )；output c_out，s_out；input a_in，b_in，c_in；wire w1，w2，w3；parameter and_delay=2；parameter or_delay=2；parameter xor_delay=4；/元件实例语句and #and_delay a1 ( w1，a_in，b_in )；and #and_delay a2 ( w

7、2，b_in，c_in )；and #and_delay a3 ( w3，c_in，a_in )；or #or_delay o1 ( cout，w1，w2，w3 )；xor #xor_delay x1 (s_out，a_in，b_in，c_in )；endmodule（7）function compare_2; input a,b; reg result_2;begin assign result_2=(a>=b)?1:0; compare_2=result;endendfunction（8）module shifter (seri_in，clk，clrb，q )；input seri_in，clk，clrb；output 3：0 q；/ 模块实例语句，对d触发器模块进