HDL语言应用与设计试卷B卷(附答案)

1、中国矿业大学20102011学年第 二 学期hdl语言应用与设计 试卷（b）卷考试时间：100 分钟 考试方式：闭卷学院_班级_姓名 _学号_题号一二总分得分一、填空题（10分，每空1分）1用verilog hdl进行硬件设计的过程中，开发人员通常是将设计分成三个层次进行设计,它们分别是：_、_、和_。2maxplus2中verilog文本设计文件的扩展名是_。3. verilog中模块描述方式: _描述、_描述。4. verilog中块定义语句有两组，它们是_ 和 _ 。5. verilog中的过程块有_、_。二、综合程序设计题（90分）(1)请简答或画出eda设计的典型流程（10分） (2

2、)写出三输入与门的verilog程序实现（行为描述方式）（10分）（3）写出下图组合电路的udp描述（10分）（4）请编写“同时由两个时钟沿：clk1上升沿和clk2下降沿进行控制的8位移位寄存器”的verilog语言程序（使用行为描述方式）(15分)。（5）请用循环语句实现一个周期为60个仿真时间单位的时钟波形（10分）。（6）画出与门（用两个与非门实现）的电路图并写出基于verilog的结构描述程序(10分) (7) 请写一个用于比较两个整数的大小的比较器程序（用verilog 函数实现）（10分）（8）请给出如下图所示的2-4译码器的verilog结构描述程序（其中：非门的上升延迟和下降

3、延迟分别为1和2，与非门的上升延迟和下降延迟分别为3和4）（15分）答案：一：1 行为描述 rtl方式描述 逻辑综合2 .v3 结构描述 行为描述4 being end fork jojn 5 initial always二：（1）（2）module three_input_and(a，b，c，out)；input a，b，c ； /三个输入a，b，coutput out；reg out；always (a or b or c) /敏感事件列表中包含了所有输入beginout=a&b&c；endendmodule（3）primitive and_or(out，a，b，c )；o

4、utput out；input a ，b ，c；table /a b c ： out0 0 0 ： 0；0 0 1 ： 1；0 1 0 ： 0；0 1 1 ： 1：1 0 0 ： 0：1 0 1 ： 1；1 1 0 ： 1；1 1 1 ： 1；endtableendprimitive（4）module 8bits_shift_register(d_in，d_out，clk1，clk2)；input clk1，clk2，d_in；output d_out；reg d_out； /d_out保存1bitreg1:7 data； / reg1:7保存其余7bitsreg1:4 i ； / i用于循环

5、计数always ( posedge clk1 or negedge clk2)begind_out=data1； for ( i=1；i<7；i=i+1)datai=datai+1；data7=d_in；endendmodule（5）module clk_gen(clk)；output clk；initialbeginclk = 0；forever #30 clk = clk； /被指定循环执行的语句endendmodule（6）module and(in1，in2，and_out)；input in1，in2；output and_out；wire w1； nand nand1(in

6、1，in2，w1)；nand nand2(w1，w1，and_out)；endmodule（7）function compare_2; input a,b; reg result_2;begin assign result_2=(a>=b)?1:0; compare_2=result;endendfunction（8）module decoder (y0，y1，y2，y3，a0，a1，enable )；output y0，y1，y2，y3；input a0，a1，enable；wire w1，w2；/元件实例语句not #(1，2)n1 (w1，a0)，n2 (w2，a1)；nand #(4，3)na