DDS直接数字频率合成器实验报告

1、直接数字频率合成器（dds）实验报告课程名称电类综合实验实验名称a接数字频率合成器设计实验日期2015.6.1 2013.6.4学生专业测试计量技术及仪器学生学号114101002268学生姓名实验室名称基础实验楼237教师姓名花汉兵成 绩摘要直接数字频率合成器(direct digital frequency synthesizer 简称 ddfs 或 dds)是 一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。本篇报告 主要介绍设计完成直接数字频率合成器dds的过程。其输出频率及相位均可控制，且能 输出正弦波、余弦波、方波、锯齿波等五种波形，经过转换后在示波器上显示。

2、经控制能 够实现保持、清零功能。除此之外，还能同时显示出频率控制字、相位控制字和输出频率 的值。实验要求分析整个电路的工作原理，并分别说明了各子模块的设计原理，依据各模 块之间的逻辑关系，将各电路整合到一块，形成一个总体电路。本实验在quarms ii环境 下进行设计，并下载到smartsopc实验系统中进行硬件测试。最终对实验结果进行分析 并总结出在实验过程中出现的问题以及提出解决方案。关键词：quartus ii直接数字频率合成器波形频率相位调节abstractthe direct digital frequency synthesizer is a technology based on

3、 fully digital technique， a frequency combination technique syntheses a required waveform from concept of phase. this report introduces the design to the completion of the process of direct digital frequency synthesizer dds. the output frequency and phase can be controlled, and can output sine, cosi

4、ne， triangle wave, square wave, sawtooth wave, which are displayed on the oscilloscope after conversation. can be achieved by the control to maintain clear function. further can simultaneously display the value of the frequency，the phase control word and the output frequency. the experimental design

5、 in the quartus ii environment，the last hardware test download to smartsopc experimental system. the final results will be analyzed, the matter will be put forward and the settling plan can be given at last.key words: quartus ii direct digital frequency synthesizer waveform frequencyand phase adjust

6、ment设计内容4二、设计原理42.1 dds 概念42.2 dds的组成及工作原理4三、设计要求63.1基本要求63.2提高要求6ky 设计内容64.1分频电路64.2频率预置与调节电路104.3累加器124.4波形存储器（rom） 134.5测频电路194.6译码显示电路214.7消颤电路224.8总电路23五、电路调试仿真与程序下载24六、示波器波形图25七、实验中遇到的问题及解决方法25八、电路改进26九、实验感想28十、参考文献28一、设计内容设计一个频率及相位均可控制的具有正弦和余弦输出的直接数字频率合成器(direct digital frequency synthesizer

7、简称 ddfs 或 dds)。二、设计原理2.1 dds概念直接数字频率合成器(direct digital frequency synthesizer 简称 ddfs 戚 dds)是 一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。2.2 dds的组成及工作原理dds的基本组成结构如下图2-1所示，其主要由频率预置与调节电路、累加器、波 性存储器(如正弦波数据表等)、d/a转换器及低通滤波器等几部分组成。fc图2-1 dds整体电路工作原理图其中相位累加器由n位加法器和n位寄存器构成。每来一个时钟clock,加法器就将 频率控制字与累加寄存器输出的累加相位数据相加，相加

8、的结果又反馈送至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样， 相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累 加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成 信号的相位，相位累加器的溢出频率就是dds输出的信号频率。用相位累加器输出的数 据作为波形存储器的相位取样地址，这样就可把存储在波形存储器内的波形抽样值(二进 制编码)经查找表查出，完成相位到幅值转换。波形存储器的输出送到d/a转换器，由d/a转换器将数字信号转换成模拟信号输岀，dds信号波流程示意图如图2-2所示。图2-2 dds工

9、作流程示意图相位>romda低通累加器*滤波器这个频率相当于“基频”。由于相位累加器为n位，相当于把正弦信号在相位上的精度定为n位，所以分辨率 为士。若系统时钟频率为/f，频率控制字为1，则输出频率为则输出频率为:k.fc2n当系统输入时钟频率不变时，输出信号的频率由频率控制字k所决定。由上式可得：z-其中，k为频率字，注意k要取整，有时会有误差。选取rom的地址时，可以间隔选项，相位寄存器输出的位数d般取10-16位，这 种截取方法称为截断式用法，以减少rom的容量。d太大会导致rom容量的成倍上升， 而输出精度受d/a位数的限制未有很大改善。余弦rom和位累加器addr【11”0】q

10、9.o)q9.o弓么班a值输出至d/a (1)12位相位寄存器4位频率 控制卞k加法器result 111 .0data【11-0】q11.0elkresultm“o】正弦rom4位相位控制字paddr 【11.0】q9.0q9.o】正弦波数值输出至d/a (2)基准时钟fc图2-3组装模块u的整体工作原理图三、设计要求3.1基木要求(1) 用quartusii软件和smartsopc实验箱实现dds的设计；(2) dds中的波形存储器模块用altera公司的cyclone系列fpga芯片中的rom 实现，rom结构配置成4096x10类型；(3) 具体参数要求:频率控制字k取4位;基准频率f

11、cmmhz，由实验板上的系统时钟 分频得到；(4) 系统具有清零和使能的功能；(5) 利用实验箱上的d/a转换器件将rom输出的数字信号转换为模拟信号，能够通 过示波器观察到正弦波形；(6) 通过开关(实验箱上的ki)输入dds的频率和相位控制字，并能用示波器观察 加以验证。3.2提高嬰求(1) 通过按键(实验箱上的si)输入dds的频率和相位控制字，以扩大频率控制 和相位控制的范围；(注意：按键后有消颤电路)(2) 能够同时输出正余弦两路正交信号；(3) 在数码管上显示生成的波形频率；(4) 充分考虑rom结构及正弦函数的特点，进行合理的配置，提高计算精度；(5) 设计能输出多种波形(三角波

12、、锯齿波、方波等)的多功能波形发生器；(6) 基于dds的am调制器的设计；(7) 自己添加其他功能。4.1分频电路硬件电路的内部时钟为48mhz,使用前必须将它分配至我们需耍的0.5hz、lhz、2hz、 lkhz和imhzo分频电路由多个计数器组合而成，主要是由2分频/3分频/10分频这三种 基本分频电路以不同形式组合构成。各子分频的输出最好取计数器输出的最高位，这样分 出的频率脉冲占空比较大。下图为总分频电路流程图：图4-1总分频电路流程图4.1.1二分频电路二分频电路由一个d触发器及一个非门实现，通过将d触发器的0和泛相连，在0端即得到一连串的二分频信号，实验电路图及封装图如下:阁4-

13、2二分频电路阁阁4-3二分频电路封装阁其仿真波形为:ftt)ps20.9 ns40. ns60 9 its80 0 ns100 0 ns120 0 ns1140 0 ns160 0 ns1800 ns200. 0 ns220.0 ns1240 0 ns0 psps沙0div2iaol1-1_il_u1-ul_1_1_1_1_l_砂1div2oao图4-4二分频电路的仿真波形4.1.2三分频电路三分频电路通过74160用置数法实现，其输出端么么么么按照00000001 + 0010的方式循环计数就可以对其输入的脉冲进行三分频，输出信号由！2。引出。其电路图及封 装图如下图所示：图4-5三分频电路

14、图图4-6三分频电路封装图其仿真波形为：图4-7三分频电路的仿真波形4.1.3八分频电路八分频电路实际上就是三个二分频电路相串联而成，其电路图及封装图如下图所示:图4-8八分频电路图i/zzzzzzzzzzzz / zzzzzzzzzzzzzzl图4-9八分频电路封装图其仿真波形为:hanievolna at 15.93 nsps 80.0 ns 160.0 ns 240.0 nx 320.0 nx 400.0 nx480.0 ns 560.0 nx 640.0 ns 720.0 nx 800 0 nx 803 0 ax 960.,015.925 nsdiv8ia 1dir8ok 1jtrlr

15、mjmjinjlnjtruinjtnjvuvumrrlrlrlnttnnnjlnjmrlnjmnjumrlrmjirlr图4-10八分频电路的仿真波形4.1.4十分频电路十分频点路由一片74163和一个与非门得到，在1100时置数0011，计数器循环方式如下所示:0000 4 0001 4 00100011 4 0100 4 0101 4 01100111t丄1100 1011 1010 1001 1000图4-11十分频电路计数循环图取最高位込为计数器的输出端，内部结构及其封装图如下图所示:v/"松"/"图4-12十分频电路图图4-13十分频电路封装图homev

16、alue at0 psd0<>1.0i.ooa0a0ps其仿真波形为：ps 80.9 ns 160 0 ns240. p ns 320 0 ns 400 0 ns 480 0 ns 560. ,0 ns 640.0 ns 720 0 ns 800 0 ns 880 ,0 ns 960 ,0juinjttlrlnjnjttlnjinjttlrlnjnjttlnjinjttlrlnjnjttlnjinjttlrlnjnjitlnjinjutrlnjnj;j j j ! ; u; j j ; jh j ! i u; j j ; jh j ! ; u; j j ; jh j ! ; u;

17、j j ; jrr图4-14十分频电路的仿真波形从波形仿真图可以看出，10个脉冲信号为一个周期，且高低电平之比为kl,符合要 求。4.1.5千分频电路1000分配电路实际上是三个10分频电路相串联得到的。其波形图及封装图如下图:图4-15 1000分频电路图izzzzzzzzzzzzzzzzzzz* zzzzzzzzzzzzzzzzzzzi5drv1000divwooi div 10oooinst图4-16 1000分频电路封装图其仿真波形为:0uk0hrloooio1hvloooi图4-17 1000分频电路的仿真波形4.1.6总分频电路总分频电路图及封装图如图所示:图4-18总分频电路图d

18、iv?48mhz2hz1mhz1khz1hz05hz4着inst图4-19总分频电路封装图4.2频率预置与调节电路频率预置与调节电路的主要作用是实现频率控制量的输入，不变量k为相位增量， 也叫频率控制字。dds的输出频率表达式为当k=1时，dds输出最低频率 （也即频率分辨率）为#，而dds的最高输出频率由nyquist采样定理决定，即 也就是说k的最大值为2"一1设计频率调节模块时，采用74160设计模32计数器来产生频率控制字，1hz信号输 入让其变化，目的是为丫使输出频率的调节范围更大一些。该模块为丫节省开关以后续可 控制波形选择输出，设有清零保持端，由开关控制，以便计数到需要

19、值吋保持或清零。输 出为8位bcd码，高四位是十位，低四位是个位。此时要在计数器后接一个码转换电路， 将bcd码转换为二进制码，再输入累加器进行累加。同样的可以设计出相位调节模块。 需要注意的是，这里的加法器是12位的，因此要将频率控制字作为12位地址的低7位输 出，高5位赋值为0,这样可以使频率调节的精度更高。而相位控制字要作为12位地址 的高7位输出，低5位赋值为0,这样可以使相位调节幅度变大。最好让相位增量和相位 控制字通过寄存器，时钟为1mhz的系统时钟，使得电路同步工作。模32电路图、bcd 码至二进制码的转换电路图以及频率相位同步图如下所示：阁4-20模32计数器电路阁图4-21

20、bcd码至二进制码的转挽电路图:帥1,741741d1qa 2】2d2q3d3q4d4q5d5q6d6qclrnxclkirw register.參參參i參參參i參參參i參參參i參參參i參參參i參參參i參參參i參參參i參參參i參參參鏞hir6j. z_l_741741 n1 n1*1 j2di2q參參參參*1*3d3q參參參14d4q參參參1*5d5q參參參i6d6q參參clrnclk參ktcmhzhnstl agister丨*«*|*«*|蠡蠡蠡蠡蠡蠡蠡蠡蠡蠡蠡蠡图4-22频率相位同步图其封装图如图所沁:阁4-23频率相位封装阉4.3累加器相位累加器由12位加法器与12位

21、寄存器级联构成，如下图所示。fc图4-24累加器流程图每来一个时钟脉冲，加法器就将频率控制字k与累加寄存器输出的累加相位数据相 加，相加的结果又反馈送至累加寄存器的数据输入端，寄存器将加法器的上一个时钟作用 后所产生的相位数据反馈至加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续 与频率控制字相加。这样，相位累加器在吋钟作用下，不断对频率控制字进行线性相位累 加。当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作。累加器电路图1d1q2d2q3d3q4d4q5d5q6d6qclrnclk1d1q2d2q3d3q4d4q5d5q6d6qclrnclk及封装图如下图所示:：y拘：:

22、m2!s54./mhz.lt-oi參耱參*參參參蠢m參參雜74174?nst3 register»*蠢-*m :二：二淑 i ypl .: : : 5(71.yt2j ?5： : : ：xssi ；.y3lx：x.iisi|:二二w*: ;： >(nrrx . !平j. xr . :*"*.1mhz：c741745 register g 爆瞻.*«*ryn. .x:i、少卜:vi9l»拳»»»»»»»暴y »*»曇參*暴噂«*»»

23、暴噂參參*»參 *參*暴嵴t-：: t.!.1. y1?fjilx1）yl” o】图4-25累加器电路图饞 leijiaqitx11.0y11.0】1mhzinst图4-26累加器电路封装图4.4波形存储器（rom）图4-27波形存储器的原理图ieaigo?fw!j波形存储器的原理图如图所示:波形存储器的相位取样地址来自于相位累加器输出的数据这样就可把存储在波形存 储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。同时，波形存 储器中还可存放不同类种波形的地址，例如正弦波、余弦波、方波、矩形波、鋸齿波、三 角波等。为了能让电路输出五种波形，使用五块不同的波形存储器分别

24、存放这五种波形一个周期内的数据。考虑到硬件包括两块相同的dac板，正弦波的输出值直接在daco板 上，其余四种波的输出值经过一个四选一数据选择器，由两个开关控制选择波形输出到 dac1板。lpm_rom的设定则由mif文件产生五个rom的数据值。在元器库种选取 lpm_rom,设置rom信息，数据宽度为lobits,数据个数为4096，设置rom为寄存 器输出，指定rom的初始化数据来源，选择由matlab软件生成的mif文件，然后点 击“finish”即可生成rom单元。图4-28设置lpm_rom方法4.4.1各波形对应mif文件的生成%存储单元数；%数据宽度为10位;(1)正弦波dept

25、h=4096; widths=10;%计算0pi/2的sin值；)；%以”wt”的形式打开，n为换行n=0:l:4096; s=sin(pi*n/2048); fidc=fopen(1 sin.mif1, 1wt %dds.mif %fprintf(fide,1depth=%d;n1,depth);fprintf(fide, * width=%d;n *,widths);fprintf(fide,1address_radix=dec;n1);fprintf(fide,1data_radix = dec;n;fprintf(fide, t content beginn t);for (x=l:d

26、epth)fprintf(fide, * %d:%d;n *,x-1, round(2047*sin(pi*(x-1)/ 2048)+2048) end fprintf(fide, 1 end; 1);fclose(fide);k=l:1:depth;plot (k, (2047*sin (pi*(k-1)/ 2048+2048;图图4-29 matlab生成正弦波图形%存储单元数；%数据宽度为10位;(2)余弦波depth=4096; widths=10; n=0:1:4096;s=cos (pi*n/2048) ;%计算 0pi/2 的 cos 值；f idc=f open (* cos

27、.mif * z * wt * ) ;"的形成打开，n 为换行%dds.mif %fprintf(fide,1depth=%d;n1,depth);fprintf(fide, * width=%d;n *,widths);fprintf(fide,1address_radix=dec;n);fprintf(fidc, tdata_radix = dec;n t);fprintf(fide, 1 content beginn1);for (x=l:depth)fprintf(fide, * %d:%d;n*,x1, round(2047*cos(pi*(x-1)/ 2048)+2048

28、); endfprintf(fide, * end; *);fclose(fide);k=l:1:depth;plot (k, round(2047*cos (pi* (k-1) / 2048) +2048) ) %画图阁4-30 matlab也成余弦波阁形%存储单元数；%数据宽度为10位;(3)方波depth=4096; widths=10; for n=l:2048s (n)=4095; s(n+2048)=1;endf idc=f open ( * fb .mif * , * wt * ) ;% 以"wt"的形式jj-开，n 为换行% 写) dds.mif %fpri

29、ntf(fide,1depth=%d;n1,depth);fprintf(fide, *width=%d;n',widths);fprintf(fide,1address_radix=dec;n;fprintf(fide, tdata_radix = dec;n t);fprintf(fide, 1 content beginn1);for x=l:1:depthfprintf(fide, 1%d:%d;n1,x-1, s (x);endfprintf(fide, 1 end; 1);fclose(fide);k=l:1:depth;plot (k, round (s) ) %幽图va

30、mimmm99)pv»wkx»mto图4-31 matlab生成方波图形mwj側側(4)鋸齿波depth=4096;%存储单元数；widths=10;%数据宽度为10位；for n=l:2048s(n)=n;s(n+2048)=n;endf id=fopen (丨jcb.mif ，* wt *) ;%以"破"的形式打开，n为换行%dds.mif %fprintf(fid, tdepth=%d;n1,depth);fprintf(fid,'width=%d;n',widths);fprintf(fid,!address_radix=dec;

31、n1);fprintf(fid,1data_radix = dec;n1);fprintf(fid, 1 content beginn1);for (x=l:depth)fprintf(fid, * %d:%d;n', x-1z s (x);endfprintf(fide, 1 end; 1);fclose(fide);k=l:1:depth;plot (k,round(s)mmnmmobm側图4-32 matlab生成锯齿波图形%存储单元数；%数据宽度为10位;(5)三角波depth=4096; widths=10; for n=l:2048s(n)=2* (n-1); s(n+20

32、48)=2* (2048-n);endfidc=fopen (* s jb.mif *, wt )；"的形式打开，n 为挽行%dds.mif %fprintf(fide" depth=%d;n t,depth);fprintf(fide,1width=%d;n1,widths);fprintf(fide, 1address_radix=dec;n1);fprintf(fide,1data_radix = dec;n1);fprintf(fide, 1 content beginn1);for (x=l:depth)fprintf(fide,'%d:%d;n'

33、,x-lz s(x);endfprintf(fide, 1 end; 1); fclose(fide); k=l:1:depth; plot (k,round(s)图4-33 matlab生成三角波图形4.4.2五种波形存储器的封装图及选择电路图lpm_muxo.co5s.0data3xi9.oldata2x£9.oldata1xi9.0lresults. .oil邮 0 “. x三.二 'dataoxi9.oinst5 htseli1.ol 會图4-34五种波形存储器的封装图及选择电路图4.5测频电路 4.5.1测频电路原理数码管的右边四位用来输出频率控制字与相位控制字，左

34、边四位用来显示相应的波形 频率，需设计测频电路来测量频率。测频就是计算1秒钟内脉冲的个数。可以利用计数器和锁存器实现这一功能。通过观察可知，每当输出一个周期的波形时，波形数据输出的最高位也变化一周期，因此可以用 它q9来表征输出波形的频率。测频电路原理图如卜图所示：图4-35测频电路原理图使用模10000的计数器来统计输出波形的频率，时钟即为测频脉冲。将0.5hz脉冲送 入锁存器的吋钟端，0.5hz反相延吋后的脉冲送入计数器的清零端。这样就使计数器在2s 的脉冲周期内，is内清零，is内计数。由于锁存器的脉冲和计数器的脉冲是反相的，且 有一定的延时，所以当锁存器有效脉冲来到时，计数器是计数的末

35、状态，锁存器就锁存前 is内计数器的计数信号。这样就完成了 is内的脉冲计数，再将锁存器的输出送入译码显 示电路，就可以在数码管上显示波形频率了。4.5.2测频电路及封装图图4-36测频电路图羲ciktap.ujfb3.ofc3.ofd3.o .羲seminz .羲 .羲 .、，邮 1.sercihzcepindianluinst4图4-37测频电路封装图4.6译码显示电路 4.6.1译码显示电路原理digodig1dig2dig3dig4dig5图4-38译码显示电路原理图显示电路主要由数据选择器74151、译码器74138、计数器、显示译码器7447和数码 显示管组成，计数器74161设计

36、为模8的循环计数器，其输出既作为四片74151的控制端, 又作为3-8译码器74138的控制端。当计数器计数到某一个数值吋，四片74151同吋选取 对应位的输入组成计时器某一位的bcd编码，接入显示译码器7447,与此同时根据计数 器的数值，74138译码器也通过数码管的使能端选择对应位有效，从而在实验箱上显示数 据。扫描的频率为lkhz,因为人眼的视觉停留，会感觉七个数码管同时显示。4.6.2译码显示电路图*7prx-'蝉x-*»«»*»»»««* »»«»

37、1;74151?»參參參參* 參參*參*«74151abcdod1d2yd3wnd4d5d6d7gn40-multiplexer'a.hu州tj'«noabcdod102yd3wnd4d5d607gn74151> fh(2j jmultflexer化:2】:a8coo-02yd3wij04d50607gnwn21!.?邱r；1!irst2 multplexer x-/yjanas'ond.ldnadnatccqb>dqcentqd?enprcorclrh>clki74160ejooote .counteryomayinay

38、2mdci 11y3ng1y4ng2any5ng2bmy6ny7n74138i喇| yi .? p*(3jxabcdod1d2yd3wnd4dsd6d7gn741510叫3 multiplexer<« 像鐧-!叩 oi:网3:勿:拟<一 !->>'.；叫 3。1暮.*:w:< :峨:厂峨可一 «*.i 1000h2s. . . . xu.,.t=rd. - *» « *=> 舟； - » »w >()j» *«*(> 5bo 丄;七，.浓r論;aoarhrc-

39、/l/ocnonmltnvzwoerbinofbinogrbon7447hvitt5f5：；.> w. 0厂 »an-一< 18becober nttt：:鼬.b.cpj?.燃， << .细p.图4-39译码显示电路图xianshidianlufl3.ofh3.opl3.0ph3.ofa3.ofb3.ofc3.ofd3.o1000hzdig7.ol7.1inst5 嫌:k'ik-x- 图4-40译码显示电路封装图4.7消颤电路消颤开关由d触发器构成，利用d触发器锁存开关的动作信号，并且屏蔽抖动。消 颤电路如下所示：kiaochandidlu"

40、t1khz ko5.0 ki5.o匚产nr/ 匕 hz 叫 5.cu:kof5.0l . 图4-42消颤电路封装图4.8总电路总电路如下图4-41所示：图4-43总电路图五、电路调试仿真与程序下载每部分模块设计好后均需对其仿真。波形仿真正确无误后，就可以下载到芯片上，进 行硬件实施。在下载之前，必须先对每个管脚进行分配。选择“assigmnents-pins”中的 “pin planner”对话框，每个管脚都配置完成后，点击“save”保存配置并关闭窗口把 未使用的管脚设置为高阻抗状态，之后下载，在硬件上观察波形和数据，验证程序是否正 确。管脚分配如下：node name /direction

41、locationi/o bar*vref groupi/o standardreservedgro|1咏伽hzinputpin-a107b7_n02.5 v (default)2dal modeoutputpin.f68b8-n02.5 v (default)3da2 modeoutputpin h61bi no2.5 v (default)4da dkoutputpin a28b8 no2.5 v (default)5dgooutputpin h1s6b6 n02.5v(defeult)|匈7.0】6o dgloutputpin e147b7.n02.5 v (default)dg7.o7d

42、g2outputpinju87b7 n02.5 v (default)dg7"0】8o dg3joutputpinjj167b7jm02.5 v (default)dg(7"0】9cjqmoutputpinl145b5 n02.5 v (default)ctg7.o】10o 60(51outputpinj.165b5.n02.5 v (default)dgp.o11outputpin.h166b6jm02.5 v (default)dg7.o】12妙蝴outputpin j136b6jsw2.5 v (default)0q7,.013嘲inputpin-v93b3 n02.

43、5 v (default)h5.o14kilinputpin-u104b<n02.5 v (default)ki5.015i* ki2inputpin_b98b8 n02.5 v (default)b5.o16i* ki3inputpin b107b7一no2.5 v (default)ki5.o17沙 ki4inputpin r185b5 n02.5 v (default)ki5.o18#ki5inputpinju75b5jsw2.5 v (default)kjs.o19炒 p(0outputpin.pl2b2jm02.5 v (default)p(9.o20ploutputpin.m

44、x2b2 n02.5 v (default)p9.o21o p2】outputpinli2b2 n02.5 v (default)p9.o22ploutputpin.k12b2j«2.5 v (default)p9.0j23pmoutputpin.h11b1_no2.5 v (default)p9.o】24p5outputpin-g1bcno2.5 v (default)p9"0】25p6outputpin-e11bi-no2.5 v (default)p9.o】26p7outputpin.cl1bi no2.5 v (default)p9"027側outputp

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