常见工艺中各种器件的结构

1、第 2 章 CMOS 工艺中的器件结构1. 引言 本章是为非“电科”专业学生而写。在“设计与制造分离”的背景下，集成 电路设计者是在厂家提供的“开发套件”（PDK）的基础上工作的，不需要从物理学开始学习器件的实现机理和制造细节。 但为了学习版图设计， 需要了解典型 器件的结构。目前常见的集成电路工艺有以下几种： 标准 CMOS ，也称逻辑 CMOS 工艺，是最基本的一种，一般只提供 NMOS管和PMOS管两种晶体管和少量的 电阻、电容等器件，主要用于实现纯粹的数字电路。混合信号 CMOS 工艺稍复 杂一些，除基本 MOS 管外，至少还有一种衬底接地的 PNP 型晶体管和质量较高 的电阻和电容。

2、混合信号 CMOS 工艺可以实现基于 CMOS 技术的模拟电路。 BiCMOS 工艺比混合信号 CMOS 工艺还要复杂，其特征是支持垂直结构的 NPN 管和横向 PNP 管。 BCD 工艺更为复杂，除上述器件外，还要支持若干种高压 DMOS 管。以下简单介绍常见器件的物理结构，以便理解其版图设计方法和设 计规则。2.集成电路工艺简介集成电路的制造过程与印刷技术比较相似， 是一层一层地反复进行的， 每次 都是挡住一部分， 处理另一部分。 每次处理之前， 一般先生成一个绝缘的氧化层， 使下面的东西与外界隔离。如果需要处理某些局部区域，就在该区域“刻掉”氧 化层。实现的方法是首先在氧化层上涂一层光刻

3、胶，在利用“掩摸板”进行有选 择地光照。如果使用的是“正胶” ，被光着过的部分在显影后被去掉了，下面的 氧化层就暴露出来。这时再用酸“刻蚀”掉氧化层，就能对下面的区域进行处理 了。没有被光照的部分，由于有光刻胶保护，氧化层不会被刻掉，下面的区域就 与后续处理无关。对于集成电路设计者来说，不必关心到底该用什么“胶” ，什 么酸，刻蚀多长时间等技术细节问题， 只要知道这种过程， 并且知道每次处理都 需要一个“掩摸板”就行。 一个设计最终就是一套“掩模板” （ 也称为光刻板、 光罩等）。“掩摸板”是根据版图生成的，而版图是一种计算机文件。版图与“掩摸板”不完全等价，但具体如何生成也与设计者无关， 设

4、计者的任务就是提供版图。图1是CMOS工艺中“阱”的制造过程(b) Gros s-s*cli<nul w of (ji)5Oxide3； Glowi 言b: oi SiOt) on water.BPhpta-OxideTop LiWnew；f： ?Ucement af the zu2：k ove: th«(d) Deport pkoToretstAB 血盘e Mc.:k Dia-aefroaiIF V ¥ TTYPn nsi5C OicidieI I II. I I II Ult: a violet lizht |l rrnnO?Lideprype(i) ztckns

5、 oxide to 电苇po苗 ter.(；Rjemox al of photoi(a； Diffuskm cl dcnor aTnnu豐-甲隆11 z-ell J；R»si 4IC)lLLLO'JjJ图1阱的制造过程2. CMOS工艺中的一些重要概念（1）“阱”的概念CMOS工艺中需要同时制作两种晶体管，即 NMOS管和PMOS管。NMOS 管以P型硅为“体”，PMOS管以N型硅为“体”，要在一个硅片上制造两种晶 体管，就必须使某些局部的类型与硅片本身类型相反。这些“反类型区域”就是“阱”。CMOS工艺分为“单阱工艺”，“双阱工艺”和“三阱工艺”等。在“单 阱工艺”中，如果

6、原始硅片（也称衬底）是 P型的，则阱就是必须是N型的。 在P衬底N阱的单阱工艺中，NMOS管是直接做在衬底上的，使用这种工艺时， 需要格外注意的是：任何NMOS管的“体”都必须接地，不能采用“体”和“源” 相连但不接地的设计方法（例如图 2）此处“体”没有接地（2）有源区和场区在“阱”制作完后，硅片表面必须做两种不同的氧化处理，一部分有很厚的氧化层，称为场区（FOX），另一部分则只有很薄的氧化层，成为有源区（Active） 或薄氧区（见图3）。有源区场氧化区场氧化区FOX有源区 FOX 有源区'-V 阱 J 衬底图3有源区和场氧区FOX的作用主要是用来隔离器件，其下面通常有沟道停止注入

7、层。FOX区的氧化层很厚，无法刻蚀透，多晶硅在 FOX走，只要不是电压过高，不会产生 沟道。有源区的氧化层很薄，容易刻蚀。多晶硅在有源区上方时，有较低的电压 就会产生沟道。晶体管的“阈值电压”与耐压能力与薄氧化层厚度有很大的关系， 一般特征尺寸越小的工艺，有源区的氧化层越薄。MOS管必须做在有源区，半导体材料需要与金属连接的部分也必须在有源 区，例如衬底接地或N阱与电源连接的部分，都必须在有源区。低掺杂的衬底 或阱要与金属连接还必须经过 P+或N+材料，这种连接方法称为 欧姆接触。（3） NMOS 管和 PMOS 管基本的“单阱” CMOS工艺中的NMOS管是直接做在衬底上的，版图和剖面图见图

8、4DP-selecrP-selecrN-selectN-selectSchematic symbolSchematic symbolCross-ectioual iewCross-ectioual iewp-?ubttrateBody (ubstrafe or bulk connectian to ground. 图4 NMOS管版图和剖面图X-ivellASDScliematic SMnbolTFCr os?-sectional vieiA'Body (vell) coimection to X-7DD (normally). r1111FOX血-hFOXO'卜d+FOXp-

9、substrate图5 PMOS管(3)电阻和电容3.复杂工艺中的器件(1) CSMC0.5umBCD 工艺中的 NMOS 管。BCD工艺支持双极、CMOS和DMOS器件，是目前最复杂的工艺。这种工艺有多个阱，器件都是做在阱里。普通NMOS做在P阱里。,4因冈因凶図因因11/因因因図因因因因P-WellST3000中的5VNMOS管版图和剖面图(2) CSMC0.5umBCD 工艺中的 PMOS 管。PMOS管制作在N阱里，N阱下面有“埋层”。“埋层”起隔离作用，可减 少衬底电流。-19 -k:r”；" 1 “+ * 1m-s-*2.j.r 層*-:-耳| != iiwj亠»

10、;nriH-E.*5 EwHEkBiEZ.Ej-hhw<u -feh- BLta-Br.r- a-IEBarmL -rB»-Lto-LBF B-EL EEk-Kt r t - ML-1 >¥- ZT» - i- a:tt» 力 一:a:-a-* _ -. r - - n - - -一 :;:.r-":!x!. -j;zi-' !: :T!-' i«! :;! "i!. I-. I -ST300中的5VPMOS管版图和剖面图(4)非对称高压MOS管源区(左)与漏区不能互换。漏的 N+要经过N-过渡，

11、提高耐压能力。下面 的“埋层”起隔离作用。“埋层”电阻低，高压到达低部时，被“埋层”短路， 避免电流流向衬底其它部分。I凶88；PwllH 8 8ST3000中的非对称 20V耐压NMOS管(4)垂直NPN管凶因因因因因因因因凶因因因凶因冈冈因図凶冈凶凶一种BiCMOS工艺中的垂直 NPN晶体管Ground!Emitter *ColledCollectrr rirH*L nrN-yveD(5)华虹NEC的035umBCD工艺的隔离PMOS管3/7. Iso. 5V PMOSCM0SIDF5二L roi JFIVPW华虹NEC工艺中的隔离低压 PMOS管(6) NEC的非对称高压 MOS管华虹N

12、EC工艺中的非对称高压 NMOS管3.54. LP5PB25CBB1 4A |NweEPwellHVXWHV?%A A<tn?ePweJN3LCrws SectionP-| N* |PwellNwellEVP1BC4.版图设计规则版图设计规则是为了保证具有功能的结构能被可靠制造的一系列尺寸约束。“一般而言，设计规则都是在电路性能与成品率之间的折衷”。设计规则越保守， 电路可靠工作的可能性越大。规则越灵活，电路性能改进机会越大，但要以降低 成品率为代价。为便于阅读生产厂家提供的技术文件， 最好了解各种规则的英文定义。以下 是CSMC工艺中使用的5种尺寸约束的定义。WIDTHSPACECLE

13、ARANCEEXTENSIONOVERLAPWIDTH :一般指某一层几何图形的（最小）宽度。SPACE:同一层的集合图形之间的距离。CLEARANCE :不同层的集合图形之间的距离。EXTENSION :某一层被另一层包围时，两层之间的边距OVERLAP :相互覆盖的两层之间的交叠部分的尺寸。 TO|"1HV- NwellTBNo.DescriptioBLVHVAMinimum TO width.0.5iun0.8im>BMuiiuium TO to TO space that aie Mn>e doping typeO.Sum3 OiiniCMuuiuuin TO t

14、o TO space that are diflereut doping typel.Oiiin3 OwnDMuumum extension of TB beyond P* TO tuide NWell1.3uinMinimuni extension of H*NWEI丄 beymd P TO inside HWwell3 OumEMinunuin cleatmice iiom TB to N* TO ouz(k NWell2. hun Mmuiiuin cleaiaace liom IB NWELL to N* IO outside HVNWdl4-OumFMiiiiuiuin clearance ftom TB to P* TO outside NWell0 8