外围设备培训课件

1、第4章 Nios II 外围设备本章介绍了Nios II处理器常用外围设备(Peripherals)内核的特点、配置以及软件编程，供大家在使用这些外设定制Nios II系统时查阅。这些外设都是以IP核的形式提供给用户的,用户可以根据实际需要把这些IP核集成到Nios II系统中去。主要介绍： 硬件结构； 内核的特性核接口； SOPC Builder中各内核的配置选项； 软件编程。主要内容第4章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核n 4.7 JT

2、AG_UART内核n 4.8 SPI内核n 4.9 DMA内核n 4.10 带Avalon接口的互斥内核n 4.11 带Avalon接口的邮箱内核n 4.12 System ID内核第4章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核n4.10 带Avalon接口的互斥内核n4.11 带Avalon接口的邮箱内核n4.12 System ID内核4.1 并行输入/输出内核并行输入/输

3、出内核(PIO内核)提供Avalon从控制器端口和通用I/O口间的存储器映射接口。PIO内核提供简单的I/O访问用户逻辑或外部设备，例如： 控制LED 读取开关量 控制显示设备 配置并且与片外设备通信说明：说明：1.SOPC Builder中提供了PIO内核，可以很容易将PIO内核集成到SOPC Builder生成的系统中。2.通用I/O端口既连接到片内逻辑又连接到外部设备的FPGA I/O管脚。4.1 并行输入/输出内核PIO内核简介最多32个I/O端口CPU内核PIO内核寄存器Nios II 系统PIO内核Pio31Pio30Pio29Pio3Pio2Pio1Pio0Pio7Pio6Pio

4、5Pio4Pio3Pio2Pio1Pio0PIO内核端口数可设置每个Avalon接口的PIO内核可提供32个I/O端口且端口数可设置，用户可以添加一个或多个PIO内核。CPU通过I/O寄存器控制I/O端口的行为。I/O口可以配置为输入、输出和三态，还可以用来检测电平事件和边沿事件。CPU通过寄存器控制I/O端口行为PIO内核结构框图4.1 并行输入/输出内核PIO内核寄存器描述偏移量寄存器名称R/W(n-1)2100数据寄数据寄存器存器读访问R读入输入引脚上的逻辑电平值写访问W向PIO输出口写入新值1方向寄存器方向寄存器R/W控制每个I/O口的输入输出方向。0：输入；1：输出。2中断屏蔽寄存器

5、中断屏蔽寄存器 R/W使能或禁止每个输入端口的IRQ。1：中断使能；0：禁止中断。3边沿捕获寄存器边沿捕获寄存器 R/W 当边沿事件发生时对应位置1。注：注： 该寄存器是否存在取决于硬件的配置。如果该寄存器不存在，那么读寄存器将返回未定义的值，写寄存器无效。 写任意值到边沿捕获寄存器将清除所有位为0。 “ 该寄存器是否存在取决于硬件的配置。如果该寄存器不存在，那么读寄存器将返回未定义的值，写寄存器无效。”4.1 并行输入/输出内核双击 PIO内核配置选项4.1 并行输入/输出内核 PIO内核配置选项Basic Settings 选项卡I/O口宽度口宽度：可设置为132的任何整数值。Direct

6、ion中文描述Bidirectional(tri-state) ports双向(三态)端口Input ports only仅为输入端口Output ports only仅为输出端口Both input and output ports输入和输出端口4.1 并行输入/输出内核 PIO内核配置选项Basic Settings 选项卡Direction中文描述Bidirectional(tri-state) ports双向(三态)端口Input ports only仅为输入端口Output ports only仅为输出端口Both input and output ports输入和输出端口4.1 并

7、行输入/输出内核 PIO内核配置选项Input Options 选项卡边沿捕获寄存器中断寄存器Rising Edge：上升沿Falling Edge：下降沿Either Edge： 上升或下降沿Level：输入为高电平且中断使能，则PIO内核产生一个IRQ。Edge：边沿捕获寄存器相应位为1且中断使能，则PIO内核产生一个IRQ。说明：当指定类型的边沿在输入端口出现时，边沿捕获寄存器对应位置1。说明：中断只有高电平中断，如果希望低电平时中断，则需在该I/O输入引脚前加一个“非”门。4.1 并行输入/输出内核 PIO内核配置选项Simulation 选项卡当需要对外进行仿真时，要设置simula

8、tion选项卡。4.1 并行输入/输出内核软件编程PIO内核提供了对硬件进行寄存器级访问的文件。Altera_avalon_pio_regs.h该文件定义了内核的寄存器映射并提供硬件设备访问宏定义。可通过阅读上述文件以熟悉PIO设备的软件访问方法，但不应该修改文件。例: 红色发光二极管LEDR在LEDR上输出显示data数据的C/C+语句格式为： IOWR _ALTERA_AVALON_PIO_DATA(LED_RED_BASE, data) 或者：或者：4.1 并行输入/输出内核nIOWR_ALTERA_AVALON_PIO_DATA(0 x00B81090,data)nIOWR(LED_R

9、ED_BASE,0,data)；nIOWR(0 x00B81090,0,data)第4章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核n4.10 带Avalon接口的互斥内核n4.11 带Avalon接口的邮箱内核n4.12 System ID内核4.2 SDRAM控制器内核SDRAM控制器内核概述SDRAM控制器内核提供一个连接片外SDRAM芯片的Avalon接口，并可以同时连接多

10、个SDRAM芯片。SDRAM控制器内核具有不同数据宽度(8、16、32或64位)、不同内存容量和多片选择等设置。SDRAM控制器不支持禁能的时钟模式。SDRAM控制器使cke引脚永久地有效。4.2 SDRAM控制器内核SDRAM控制器内核概述PPL(片内锁相环)：通常用于调整SDRAM控制器内核与SDRAM芯片之间的相位差。Avalon三态桥：SDRAM控制器可与现有三态桥共用引脚，这用能减少I/O引脚使用，但将降低性能。 fMAX(最高时钟频率)：目标FPGA的系列和整个硬件设计都会影响硬件设计可实现的最高时钟频率。4.2 SDRAM控制器内核n SDRAM内核配置选项可直接选择预定义的SD

11、RAM芯片型号，对话框将自动改变下面两个选项卡的值来匹配指定配置。Memory Profile ：用于指定SDRAM的结构。4.2 SDRAM控制器内核数据宽度n 允许值：8、16、32、64n 默认值：32n 描述：该值确定dq总线(数据)和dqm总线(字节使能)的宽度。具体数值请查阅SDRAM数据手册。4.2 SDRAM控制器内核结构设置片选n 允许值：1、2、4、8n 默认值：1n 描述：独立芯片的数目在SDRAM子系统中选择。通过使用多个片选信号，SDRAM控制器可组合多个SDRAM芯片为一个存储器子系统。4.2 SDRAM控制器内核结构设置区n 允许值：2、4n 默认值：4n 描述：

12、区的数目,该值确定连接到SDRAM的ba总线（区地址）宽度。具体数值请查阅SDRAM数据手册。4.2 SDRAM控制器内核地址宽度设计行n 允许值：11、12、13、14n 默认值：12n 描述：行地址位的数目。该值确定addr总线的宽度。具体数值请查阅SDRAM数据手册。4.2 SDRAM控制器内核地址宽度设计列n 允许值：=8，且小于行的值n 默认值：8n 描述：列地址位的数目。例如，SDRAM排列为4096行、512(29)列，所以列的值为9。具体数值请查阅SDRAM数据手册。4.2 SDRAM控制器内核通过三态桥共用管脚n允许值：是、否n默认值：否n 描述：当设为No时，所有管脚都专用

13、于SDRAM芯片。当设为Yes时，addr,dq和dqm管脚在系统内可与三态桥共享。4.2 SDRAM控制器内核包括系统测试台的功能存储模块n允许值：是、否n默认值：是n 描述：当打开选项时，SOPC Builder创建SDRAM芯片的功能仿真模型。该默认的存储器模型加速创建的过程和检验使用SDRAM控制器的系统。4.2 SDRAM控制器内核n SDRAM内核配置选项Timing ：根据在SDRAM芯片数据手册中提供的参数来设置芯片的时序规范4.2 SDRAM控制器内核CAS等待时间n允许值：1、2、3n默认值：3n 描述：从读命令到数据输出的等待时间（以时钟周期计算）。4.2 SDRAM控制

14、器内核初始化刷新周期n允许值：1-8n默认值：2n 描述：复位后，该值指定SDRAM控制器将执行多少个刷新周期作为初始化序列的一部分。4.2 SDRAM控制器内核每隔一段时间执行一个刷新命令n允许值：-n默认值：15.625usn 描述：该值指定SDRAM控制器多久刷新一次SDRAM。典型的SDRAM每64ms需要4,096刷新命令，通过每64ms/4,096=15.625us执行一个刷新命令来符合这个要求。4.2 SDRAM控制器内核在初始化前、上电后延时n允许值：-n默认值：100usn 描述：从稳定的时钟和电源到SDRAM初始化的延时。4.2 SDRAM控制器内核刷新命令(t_rfc)的

15、持续时间n允许值：-n默认值：70nsn 描述：自动刷新周期。4.2 SDRAM控制器内核预充电命令(t_rp)的持续时间n允许值：-n默认值：20nsn 描述：预充电命令周期。4.2 SDRAM控制器内核ACTIVE到READ或WRITE延时n允许值：-n默认值：20nsn 描述：ACTIVE到READ或WRITE延时。4.2 SDRAM控制器内核访问时间(t_ac)n允许值：-n默认值：5.5nsn 描述：时钟边沿的访问时间。该值由CAS的等待时间决定。4.2 SDRAM控制器内核写恢复时间(t_wr,无自动预充电)n允许值：-n默认值：14nsn 描述：如果执行了明确的预充电命令，写恢复

16、。该SDRAM控制器总是执行明确的预充电命令。4.2 SDRAM控制器内核软件编程当通过Avalon接口访问时，SDRAM控制器操作起来像简单的SRAM存储器，没有可配置的软件设置，没有存储器映射的寄存器。处理器访问SDRAM控制器不需要软件驱动程序。4.2 SDRAM控制器内核SDRAM应用SDRAM控制器128Mbits16Mbytes32位数据宽度SDRAM器件Altera FPGAAvalon从机接口到片内逻辑addrCtlnCSData(32bit)一个带32位数据总线的128Mbit SDRAM芯片4.2 SDRAM控制器内核SDRAM应用两个带16位数据总线的64Mbit SDR

17、AM芯片SDRAM控制器64Mbits8Mbytes16位数据宽度SDRAM器件Altera FPGAAvalon从机接口到片内逻辑addrCtlnCSData(32bit)64Mbits8Mbytes16位数据宽度SDRAM器件16bit16bit4.2 SDRAM控制器内核SDRAM应用两个带32位数据总线的128Mbit SDRAM芯片SDRAM控制器128Mbits16Mbytes32位数据宽度SDRAM器件Altera FPGAAvalon从机接口到片内逻辑addrCtlnCS0Data(32bit)128Mbits16Mbytes32位数据宽度SDRAM器件32bit32bitnC

18、S1第4章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核n4.10 带Avalon接口的互斥内核n4.11 带Avalon接口的邮箱内核n4.12 System ID内核4.3 CFI控制器内核CFI控制器内核综述对于Nios II处理器，Altera为CFI控制器提供硬件抽象层(HAL)驱动程序。驱动程序提供了遵循CFI接口规范的Flash存储器的通用访问函数。因此，用户不需要写任

19、何代码就可以访问遵循CFI接口规范的Flash器件。4.3 CFI控制器内核CFI控制器内核综述片上外设Avalon三态桥Avalon主控制器（eg.CPU）MSSAvalon交换构架SMMFlash其它ENBFlash储存器S其它储存器SShipSelectread_n,write_nShipSelectread_n,write_nSAvalon主控制器接口Avalon从控制器接口Altera FPGA三态缓冲器CFI控制器框图4.3 CFI控制器内核n CFI控制器内核设置CFI控制器框图Attributes ：用于完成Presets、size和 Board Info这3个选项的设定。Pr

20、esets ：选择预设好的CFI Flash。Size ：n地址宽度：Flash地址总线宽度。n数据宽度：Flash数据总线宽度。Board Info ：用于映射CFI控制器目标系统板元件的已知芯片。4.3 CFI控制器内核n CFI控制器内核设置CFI控制器框图Timing：用于完成时序设置，包括建立时间、等待周期、保持时间等。Setup：chipselect有效后，read或write信号有效前所需的时间。Wait：每次数据传输过程中，read或write信号需要保持的时间。Hold：write信号无效后，chipselect信号无效前所需要的时间。Units：用于Setup、Wait和H

21、old值的时间单位，可以是ns、us、ms和时钟周期。软件编程Avalon主控制器可以直接读Flash芯片。对于Nios II处理器用户，Altera提供HAL系统库驱动程序和API函数来支持对Flash存储器的擦除和写操作。4.3 CFI控制器内核第4章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核n4.10 带Avalon接口的互斥内核n4.11 带Avalon接口的邮箱内核n4

22、.12 System ID内核4.4 EPCS控制器内核EPCS控制器内核综述Altera EPCS 串行配置器件(EPCS1和EPCS4)，它可用于存储程序代码、非易失性程序数据和FPGA配置数据。带Avalon接口的EPCS设备控制器内核（“EPCS控制器”）允许NiosII系统访问Altera EPCS串行配置器件。Altera提供集成到NiosII硬件抽象层(HAL)系统库的驱动程序，允许用户使用HAL应用程序接口(API)来读取和编写EPCS器件。4.4 EPCS控制器内核EPCS控制器内核综述EPCS控制器可用于： 在EPCS器件中存储程序代码。 存储非易失性数据。 管理FPGA配

23、置数据。4.4 EPCS控制器内核EPCS控制器内核综述EPCS控制器结构框图Boot-LoaderROMEPCS控制器配置存储空间通用存储空间EPCS配置器件Avalon总线NiosIICPU片内外设Altera FPGA存储FPGA配置数据剩余空间可用于存储用户非易失性数据。1KB的片内存储器4.4 EPCS控制器内核软件编程Altera提供的HAL Flash设备驱动程序已经完全屏蔽了Flash的硬件访问细节，访问EPCS Flash的软件编程和访问CFI Flash的软件编程完全一样。EPCS控制器提供了硬件的底层接口和HAL驱动程序。4.4 EPCS控制器内核软件编程定义集成到HAL

24、系统库所需的驱动程序的头文件和源文件。Altera_avalon_epcs_flash_controller.h通过直接控制EPCS设备来进行读写操作的头文件和源文件。Altera_avalon_epcs_flash_controller.cepcs_commands.hepcs_commands.c第4章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核n4.10 带Avalon接口的

25、互斥内核n4.11 带Avalon接口的邮箱内核n4.12 System ID内核4.5 定时器内核定时器内核综述定时器是挂载在Avanlon总线上的32位定时器，特性如下： 两种计数模式：单次减1和连续减1计数模式 定时器到达0时产生中断请求(IRQ)； 可选择设定为看门狗定时器，计算到达0时复位系统； 可选择输出周期性脉冲，在定时器计算到达0时输出脉冲； 可由软件启动、停止或复位定时器； 可由软件使能或屏蔽定时器中断。4.5 定时器内核定时器内核综述定时器内核结构框图StatusControlPeriodhPeriodlSnaphSnapl控制逻辑计数器寄存器文件Timeout pulse

26、IRQReset数据总线地址总线（看门狗）Avanlon总线从机接口到内核逻辑4.5 定时器内核定时器内核综述定时器可进行的基本操作如下所述： Avalon主控制器通过对控制寄存器执行不同的写操作来控制： 启动和停止定时器 使能/禁能IRQ 指定单次减1计数或连续减1计数模式 处理器读状态寄存器获取当前定时器的运行信息。 处理器可通过写数据到periodl和periodh寄存器来设定定时器周期。4.5 定时器内核定时器内核综述定时器可进行的基本操作如下所述： 内部计数器计数减到0，立即从周期寄存器开始重新装载。 处理器可以通过写snapl或snaph获取计数器的当前值。 当计数器计数到达0时：

27、 如果IRQ被使能，则产生一个IRQ （可选的）脉冲发生器输出有效持续一个时钟周期 （可选的）看门狗输出复位系统4.5 定时器内核定时器寄存器描述偏移量名称R/W位描述15432100statusRW*RUN TO1controlRW*STOPSTARTCONTITO2periodlRW 超时周期1（位15.0）3periodhRW 超时周期1（位31.16）4snaplRW 计数器快照（位15.0）5snaphRW 计数器快照（位31.16）定时器寄存器图RUNTOSTOP START CONT ITOperiodlPeriodhsnaplsnaph注：注：*表示该位保留，读取值未定义。表示

28、该位保留，读取值未定义。4.5 定时器内核n 定时器内核配置选项定时器配置选项页Initial perod：用于预设硬件生成后的定时器周期，即periodl和periodh寄存器的值。4.5 定时器内核n 定时器内核配置选项Preset Configurations：可选择的预定义的硬件配置。定时器配置选项页4.5 定时器内核n 定时器内核配置选项Writeable perod：n 使能：主控制器可通过写period而改变向下计数周期。n 禁能：向下计数周期由Timeout Period确定，且period寄存器不在硬件中存在。Readable snapshot：n 使能：主控制器可读当前向下

29、计数器的值。n 禁能：计数器的状态仅通过状态寄存器或IRQ信号来检测。Snap寄存器不在硬件中存在。Start/Stop control bits：n 使能：主控制可通过写START和STOP位来启动和停止定时器。n 禁能：定时器连续运行。定时器配置选项页4.5 定时器内核n 定时器内核配置选项Timeout pulse：n 使能：定时器到0时，timeout_pulse输出一个时钟周期的高电平。n 禁能：timeout_out信号不存在。System reset on timeout：n 使能： 定时器到0时， resetrequest信号输出一个时钟周期的高电平使系统复位。n 禁能： re

30、setrequest信号不存在。定时器配置选项页4.5 定时器内核软件编程Altera为NiosII处理器用户提供硬件抽象层(HAL)系统库驱动程序，允许用户使用HAL应用程序接口(API)函数来访问定时器内核。1. HAL系统库支持2. 系统时钟驱动程序3. 时间标记驱动程序4. 软件文件第4章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核n4.10 带Avalon接口的互斥内核n

31、4.11 带Avalon接口的邮箱内核n4.12 System ID内核4.6 UART内核UART内核综述UART内核（通用异步接收器/发送器内核）执行RS-232协议时序，并提供可调整的波特率。用户可配置奇偶校验位、停止位和数据位，以及可选的RTS/CTS流控制信号。内核提供一个简单的Avalon从控制器接口，该接口允许Avalon主控制器（例如NiosII处理器）通过读写寄存器与UART内核进行通讯。4.6 UART内核UART内核综述波特率除数接收寄存器发送寄存器状态寄存器数据包结束符控制寄存器移位寄存器移位寄存器clkAddrDataIRQendofpacketdataavailab

32、lereadfordatauart clkTXDRXDRTSCTSAvalon总线接口RS232接口UART内核的结构框图4.6 UART内核UART内核综述1. RS-232接口2. 发送逻辑3. 接收逻辑4. 波特率生成4.6 UART内核UART内核的寄存器描述偏移量寄存器名称 R/W描述/寄存器位151312111098765432100接收数据(rxdata)RO接收数据1发送数据(txdata)WO发送数据2状态(status) RWeopctsdctserrdytrdy tmt toe roe brkfepe3控制(control) RWieoprtsidcts trbkieir

33、rdy itrdy itmtitoeiroe ibrk ifeipe4除数(divisor) RW波特率除数5数据包结束符(endopacket) RW数据包结束符值UART内核寄存器映射发送数据(txdata)接收数据(rxdata)状态(status)控制(control)除数(divisor) 数据包结束符(endopacket) 4.6 UART内核n UART内核配置页Baud Rate：波特率设置数据位设置数据位设置流控制流控制流数据控制流数据控制4.6 UART内核软件编程1. HAL系统支持2. 驱动程序选项3. Ioctl()操作4. 软件文件第4章 目录 4.1 并行输入/

34、输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核n4.10 带Avalon接口的互斥内核n4.11 带Avalon接口的邮箱内核n4.12 System ID内核4.7 JTAG_UART内核JTAG_UART内核综述JTAG UART内核通过Avalon从控制器接口连接到Avalon总线。JTAG UART内核包含2个32位寄存器（数据和控制），它们可通过Avalon从控制器端口进行存取。Avalon主控制器

35、访问寄存器来控制内核并在JTAG连接上传输数据。JTAG UART内核提供高电平有效的中断输出，该输出在读FIFO几乎为满或写FIFO几乎为空时申请一个中断。有读写FIFO也是JTAG UART内核与UART内核的不同点之一。FIFO可以改善JTAG连接的带宽。FIFO深度可由用户设置。4.7 JTAG_UART内核JTAG_UART内核综述数据寄存器控制寄存器读FIFO写FIFOJTAG集线器接口寄存器组JTAG集线器JTAG控制器Altera FPGA 内置特性由QuartusII自动生成IRQ使用JTAG接口的其它节点JTAG接口JTAG UART内核Avalon从设备接口Altera

36、FPGAUART内核寄存器映射4.7 JTAG_UART内核JTAG_UART的寄存器描述偏移量寄存器名称R/W位描述31 161514 11 1098 7 2100数据RWRAVAILRVALID保留DATA1控制RWWSPACE保留AC WIRI保留WRUART内核寄存器映射数据控制4.7 JTAG_UART内核n JTAG-UART配置选项卡JATG_UART配置选项卡Write FIFO：写写FIFO设置设置Read FIFO：读读FIFO设置设置4.8 SPI内核SPI内核综述SPI时钟分频器*接收数据发送数据状态寄存器控制寄存器从机选择*移位寄存器移位寄存器sclkMISOMOSI

37、ss_n0ss_n1ss_n15|IRQclkDataAddr*不在从器件上出现Avalon总线从机接口SPI内核框图SPI发送逻辑发送逻辑SPI接收逻辑接收逻辑4.8 SPI内核SPI内核综述SPI时钟分频器*接收数据发送数据状态寄存器控制寄存器从机选择*移位寄存器移位寄存器sclkMISOMOSIss_n0ss_n1ss_n15|IRQclkDataAddr*不在从器件上出现Avalon总线从机接口SPI内核框图主控制器模式端口配置主控制器模式端口配置名称方向描述MOSI输出输出数据到从控制器MISO输入从控制器输入数据sclk输出所有从控制器的同步时钟ss_nM输出从控制器选择信号，其中

38、M为0到15之间的数。4.8 SPI内核SPI内核综述SPI时钟分频器*接收数据发送数据状态寄存器控制寄存器从机选择*移位寄存器移位寄存器sclkMISOMOSIss_n0ss_n1ss_n15|IRQclkDataAddr*不在从器件上出现Avalon总线从机接口SPI内核框图从控制器模式端口配置从控制器模式端口配置名称方向描述MOSI输入从主控制器输入数据MISO输出输出数据到主控制器sclk输入同步时钟ss_nM输入选择信号4.8 SPI内核SPI内核的寄存器描述UART内核寄存器映射内部地址寄存器名称1511109876543200rxdata接收数据 (n-1.0)1txdat发送数

39、据 (n-1.0)2statusE RRDY TRDYTMTTOE ROE3controlsso IEIRRDYITRDYITOEIROE4保留5slaveselect从控制器选择屏蔽txdatstatuscontrol保留slaveselectrxdata接收数据寄存器接收数据寄存器发送数据寄存器发送数据寄存器状态寄存器状态寄存器控制寄存器控制寄存器从控制器选择寄存器从控制器选择寄存器4.8 SPI内核n SPI配置选项卡SPI配置选项卡Master&Slave：主控制器主控制器/从控制器设置从控制器设置Generate Select Signals：通用选择信号SPI Clock

40、Rate：SPI时钟率Specify Delay：指定延时Data Register：数据寄存器设置Timing：时序设置Waveforms：波形显示4.8 SPI内核软件编程Altera提供一个访问SPI的函数alt_avalon_spi_command(),该函数为配置生成主控制器的SPI内核提供通用访问。第4章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核n4.10 带Aval

41、on接口的互斥内核n4.11 带Avalon接口的邮箱内核n4.12 System ID内核4.9 DMA内核DMA内核综述带Avalon接口的直接存储器存取控制器（DMA控制器）替代Avalon主控制器执行储存器对储存器或者储存器与IO设备间的批量数据传输。当DMA控制器执行数据传输任务时，主控制器可自由执行其它并行的任务。4.9 DMA内核DMA内核综述状态寄存器控制寄存器源地址寄存器目的地址寄存器数据长度寄存器控制端口主控制器读端口主控制器写端口寄存器文件DMA 控制器AddrDataControlIRQAvalon从控制器端口独立的Avalon主控制器端口DMA控制器结构框图4.9 D

42、MA内核DMA寄存器描述偏移量寄存器名称读/写 31111098765432100状态 RW(2)LENWEOPREOPBUSYDONE1源地址RW读取数据的起始地址2目的地址RW数据写入的起始地址3长度RWDMA传输长度（以字节为单位）4-保留(3)5-保留(3)6控制RW(2) (4) (5) WCONRCONLEENWEENREENI_ENGOWORDHWBYTE7-保留(3)DMA控制器结构框图源地址目的地址长度控制状态4.9 DMA内核n DMA配置选项卡SPI配置选项卡Transfer Size:DMA长度寄存器的宽度Burst Transactions：允许突发传输FIFO Im

43、plementation：FIFO的构成4.9 DMA内核n DMA配置选项卡SPI配置选项卡高级选项高级选项4.9 DMA内核软件编程1. Ioctl()操作2. 软件文件第4章 目录 4.1 并行输入/输出(PIO)内核 4.2 SDRAM控制器内核 4.3 CFI(通用Flash)控制器内核 4.4 EPCS控制器内核 4.5 定时器内核 4.6 UART内核 4.7 JTAG_UART内核 4.8 SPI内核 4.9 DMA内核n4.10 带Avalon接口的互斥内核n4.11 带Avalon接口的邮箱内核n4.12 System ID内核4.10 带Avalon接口的互斥内核互斥内核

44、描述偏移量偏移量寄存器名寄存器名称称R/W位描述位描述311615100mutexRWOWNERVALUE1resetRW-RESET互斥内核描述4.10带Avalon接口的互斥内核互斥内核配置选项硬件设计者可利用互斥内核的SOPC Builder配置向导来设定内核的硬件特性。配置向导提供了以下设置： Initial Value复位后VALUE字段的初始值。如果Initial Value设置成非零值，还必须设定Initial Owner。 Initial Owner复位后OWNER字段的初始值。当Initial Owner被设定时，此时的互斥体拥有者必须在互斥体被其它拥有者占用之前将互斥体释放

45、。4.10带Avalon接口的互斥内核软件编程对于Nios处理器用户，Altera提供了可用来访问互斥内核硬件的驱动程序，利用驱动程序可以直接对低层的硬件进行操作。互斥内核不能通过HAL API或ANSIC标准库来访问。在Nios处理器系统中，处理器通过将它的cpuid控制寄存器的值写入mutex寄存器的OWNER字段来锁定互斥体。Altera为互斥内核提供下列驱动程序文件：altera_avalon_mutex_regs.haltera_avalon_mutex.haltera_avalon_mutex.c4.10带Avalon接口的互斥内核软件编程函数名称描述altera_avalon_m

46、utex_open( ) 获取互斥体的句柄，使所有其它函数可访问互斥内核。altera_avalon_mutex_trylock( )尝试锁定互斥体。如果该函数不能锁定互斥体，则立即返回。altera_avalon_mutex_lock( )锁定互斥体。直至该函数成功得到互斥体才返回altera_avalon_mutex_unlock( )解除锁定互斥体。altera_avalon_mutex_is_mine( )确定该CPU是否具有互斥体。altera_avalon_mutex_first_lock( )复位后测试互斥体是否已被释放。硬件互斥体函数4.11 带Avalon接口的邮箱内核邮箱内核配置选项More Settings选项卡提供以下选项： Memory module指定哪个存储器用作邮箱缓冲区。如果所需的共享存储器没有包含Memory module列表，那么存储器在系统中不能正确连接。 Shared Mailbox Memory Of