篮球30秒可控计数器的设计

1、询 j£ if 扭 ¥ fxhubei normal universityverilog课程设计verilog curriculum design所在院系教育信息与技术学院专业名称电了信息工程班级1005题目篮球30秒可控计数器的设计指导教师成员完成时间2012. 6. 12一、设计任务及要求：设计任务：篮球30秒可控计数器的设计要 求：（1）具有30秒计时、显不功能。（2）设置外部操作开关，控制计时器的直接清零、装数、启动和暂停连续功能。（3）30s倒计时，其时间间隔为is。（4）计时器递减计时到零时显示器不能灭灯，同时发出报警信号。（5）能解除报警信号。指导教师签名：2

2、012年6月12日二、指导教师评语:指导教师签名：2012 年 6 月 12 口三、成绩验收盖章2012 年 6 月 12 h篮球30秒可控计数器的设计摘要：随着技术的不断发展，eda设计得到不断地发展和应用。本文以篮球30秒可 控计数器为设计对象，根据运行规则和所需基本功能，采用层次化的设计方法， 用ve珀log硕件描述语言实现篮球30秒计数器。内容主要涉及算法，控制器的硬 件组成框架以及最后整个控制器的检测方案和仿真。本设计可以实现电梯运行所 需的基本功能，并用modelsim进行了仿真。关键词：fpga ； verilog hdl；1 设计要求与思路1.1设计要求(1) 具有30秒计吋、

3、显示功能。(2) 设置外部操作开关，控制计时器的直接清零、装数、启动和暂停连续功能。(3) 30s倒计时，其时间间隔为is。(4) 计时器递减计时到零时显示器不能灭灯，同时发出报警信号。(5) 能解除报警信号。1.2设计思路表一篮球30秒可控计数器的示意表模块状态对应信号倒计时间情况显示控制模块1rst=0载入倒计时 信号30秒不暂停， 不报警控制模块2rst=l, pause=l, t二1, continus二0倒计吋暂停不报警， 暂停控制模块3rst二1，pause=0, t=0, continus=l倒计时暂停不报警， 暂停控制模块4rst二 1, pause二 1, t=0,conti

4、nus=l暂停取消， 倒计吋开始不报警显示模块1rst=l倒计时30秒不报警 不暂停报警模块1rst=l倒计时30秒不报警报警模块2rst二0, cancel=0载入倒计时 信号报警报警模块3rst二0, canccl二 1载入倒计时 信号不报警13系统设计框图本设计分三个模块，控制模块，显示模块和报警模块，用户在按下rst=l键 后，开始从30秒倒计时，若中途按下pause=0,continus=l吋，计时器暂停，当到 达00时，警报系统发岀响应，提示用户吋间已到，可进行下一轮计吋。其中脉冲 发生部分的设计，以elk为计吋脉冲加以分频屯路就可以得到1hz的计吋脉冲， 每隔一秒钟计数器减一，到

5、零时发出报警信号。图3系统设计示意图2 详细模块设计2.1控制模块设计控制模块直接控制计数器的启动计数、暂停、连续计数功能。表2 i/o管脚描述（一）名称方向位宽功能clkinput1分频时钟信号（1hz）rstinput1复位信号（高电平有效）pauseinput1暂停信号continusinput1继续信号toutput1控制信号2.2显示模块设计这里的显示模块，没有用到数码管。直接用ifelse语句输出数字，在仿真出 的波形中，用a表示显示数字。在属性设置中改为无符号（unsign）就可以转换成 我们熟悉的十进制数。这与数码管中的属性设置是不同的。在篮球30秒倒计时中, 显示模块是比较重

6、要的。表3 i/o管脚描述（二）名称方向位宽功能clkinput1系统时钟rstin put1复位信号（高电平有效）aoutput5译码显示2.3报警模块设计根据设计要求，当倒计时结束时，要进行报警，而且灯还不能灭。报警一段 时间后，报警信号又自动取消。这就需要一个取消信号（cancel）,当cancel信号 上升沿来临时，报警信号取消。从仿真波形上可以看得出來。倒计时的数字是不 连续的，原因是，有暂停、继续信号的干扰，所以，不像单一的数码管倒计时器, 屮间没有停顿。表4 i/o管脚描述（三）名称方向位宽功能clkinput1系统时钟rstin put1复位信号（高电平有效）aoutput5译

7、码显示3 功能仿真与测试（1）控制模块仿真波形如图4图4（2）显示模块仿真波形如图5图5（3）报警模块仿真波形如图64 /tb_counter/dk01 /tbjounter/rst1j /tb_counter/ancel11 /tbjounter/alertsto（4）篮球30秒可控制计器综合仿真结果如图7'/tbjounter/dk'/tbjounter/rst'/tbjounter/pause'/tbjounter/continus'/tbjounter/give/ /tbjounter/cancd/tbcter/t1 0111 sto stl图5

8、 quartus ii仿真结果示意图（一）4結论通过本次课程设计，加深了我对verilog这门课程的理解，让我掌握了许多平时 不懂的知识点，进一步了解了verilog的语法和编程时需要注意的问题，锻炼了自己 综合设计的能力和运用软件的熟练性，在完成设计的过程中，我也遇到了许多大 意和不懂的问题，如在进行源程序的仿真时，某一行的符号出现问题，仔细检查 后发现没有注意到没有对信号变量赋值，同吋在引用单个数字与多个数字吋所加 的引号也不相同，因此引发一些错误等等，但经过分析，询问，和查找相关资料, 最终完成了该设计。从而在完成的过程中，我也深刻的认识到了自己存在许多不 足之处，理论知识掌握不熟练，很

9、混乱，缺乏设计思维和综合能力，这些都促使 我要在以后的学习中更加努力，加强自己在这方面的能力。参考文献1夏宇闻.«verilog数字系统设计教程第二版.北京航空航天大学出版社.2006.01王金叽数字系统设计与veriloghdl第四版，北京；电子工业出版社，2011附录：程序源代码module coun ter(clk,rst,alert,a,pause,continus,t,give,cancel);input clk,rst,pause,continus,give,cancel;output alert,t;output 4:0a;reg 4:0a;reg alert,t;al

10、ways (posedge elk or negedge rst or posedge give)/数码管倒计时 30 秒 if(!rst)/复位信号高电平有效 沪5'bl 1110; /30秒开始倒计时else if (t)/t=l时,是倒计时暂停,在波形上面,显示时间停止,即吋间a二a。 a=a;else if (give)/give上升沿有效，卜降沿不传递信号a=5*bll001;/25 秒else if(alert)else if(a=5'b00001)a=5,bllll0;elsea=a-l;/倒计时，以一秒的时间间隔always (posedge elk or ne

11、gedge rst or posedge pause or posedge continus)/暂停和继续功能 (t=l的时候，计时暂停。t=0,继续倒计时)if(!rst)ub();else if(pause)/当pause为低电平的时候，倒计时暂停。begin if(continus)/当continues为高电平时，t清零，如果不是，则t为1。t=fbo;elset=fbl;endelset=fbo;always (posedge elk or negedge rst or posedge cancel)/信号报警和信号报警取消(当遇到 cancel ±升沿时，报警信号取消，即

12、遇到高电平时。)if(!rst)/复位信号为低电平时，清0；也就是高电平有效。alert=,bo;elseif(a=5'b00001)beginif(cancel)/収消信号为高电平时，报警収消；否则报警。alert=,bo;/o时，不报警；1才报警。elsealert-bl;endelsealert=,bo;endmodule综合测试文件："timescale i ns/insmodule tb_counter;reg elk,rst,pause,continus,give,cancel;wire 4:0a;wire alert;wire t;initialbeginclk=0;rst=l;give=0;continus=0;pause=0;#2 rst=o;#30 rst=l;#459 give=l;#500 give=0;#50000 $stop;endalways #50 elk二elk;always (posedge