第二章组合逻辑电路分析含动画

1、第二章第二章 组合逻辑电路分析组合逻辑电路分析 广东工业大学计算机学院广东工业大学计算机学院本章内容本章内容数字逻辑电路分为两大类数字逻辑电路分为两大类n组合逻辑电路（简称组合电路）n时序逻辑电路（简称时序电路） 2.1 2.1 概述概述 组合电路的特点 、分析方法 、设计方法 2.2 2.2 常用的组合逻辑电路常用的组合逻辑电路 编码器 ，译码器 ，数据选择器 ，数值比较器，加法器 ，乘法器 2.3 2.3 组合逻辑电路的时序分析组合逻辑电路的时序分析 波形图 ，时序分析 ，竞争冒险 2.1 概述概述输出变量与输入变量的逻辑关系可以用一组逻辑函数表示： i0、i1、in-1：输入逻辑变量y0

2、、y1、ym-1：输出逻辑变量2.1.1 2.1.1 组合电路的特点组合电路的特点 逻辑功能上的特点逻辑功能上的特点n任意时刻的电路输出，仅取决于该时刻各个输入变量的取值，与电路原来的工作状态无关。 电路结构上的特点电路结构上的特点n电路中输出到输入之间无反馈连接。 n电路由逻辑门组成，不包含任何可以存储信息的具有记忆功能的逻辑元器件。 2.1.2 2.1.2 组合电路的分析方法组合电路的分析方法 分析方法分析方法n分析步骤： （1）根据给定的逻辑电路，写出输出函数的逻辑表达式 （2）进行表达式的变换及化简 （3）根据表达式列出真值表 （4）对给定电路的功能进行逻辑描述 分析举例分析举例 n【

3、例2-1】 n【例2-2】 2.1.2 2.1.2 组合电路的分析方法组合电路的分析方法 【例【例2-1】分析如图所示的组合逻辑电路，并说明其功能。】分析如图所示的组合逻辑电路，并说明其功能。 （4）电路功能逻辑描述：）电路功能逻辑描述： 当输入变量当输入变量a、b取值相同时，取值相同时，输出变量输出变量y的值为的值为0，当，当a、b取值不同时，取值不同时，y的值为的值为1。该。该电路实现了电路实现了“异或异或”逻辑功能。逻辑功能。 2.1.2 2.1.2 组合电路的分析方法组合电路的分析方法 【例【例2-2】分析如图所示电路，说明其功能。】分析如图所示电路，说明其功能。 （4）电路功能逻辑描

4、述：）电路功能逻辑描述：当输入变量a、b、c取值一致时，输出变量y的值为1，当a、b、c取值不完全一致时，y的值为0。该电路实现了测试输入信号是否一致的逻辑功能，当输出为1时，表明三个输入信号完全一致。具有这种功能的电路被称作“符合”电路。2.1.3 2.1.3 组合电路的设计方法组合电路的设计方法 设计方法设计方法n设计步骤 ：（1）列功能表：分析设计要求，进行逻辑抽象（2）列真值表：定义输入及输出变量，对各输入、输出信号的状态进行赋值（根据功能表中的因果关系，用0和1表示有关状态）（3）根据真值表写出逻辑表达式并进行化简，得到最简与或式 （4）根据所选择的门电路的类型，变换最简表达式，以便

5、用所选择的门电路实现 （5）根据逻辑表达式画出逻辑电路图 设计举例设计举例 n【例2-3】 2.1.3 2.1.3 组合电路的设计方法组合电路的设计方法【例【例2-3】设计一举重比赛的裁判表决】设计一举重比赛的裁判表决电路。举重比赛有三名裁判，以少电路。举重比赛有三名裁判，以少数服从多数的原则确定最终判决。数服从多数的原则确定最终判决。 （2）列真值表设定变量：用a、b、c三个变量作为输入变量分别代表裁判1、裁判2、裁判3，用y代表最终判决结果。状态赋值：对于输入变量的取值，用0表示失败，用1表示成功；对于输出值，用0表示失败，用1表示成功。 2.1.3 2.1.3 组合电路的设计方法组合电路

6、的设计方法（4）变换表达式 使用与门和或门可实现用最简与或式所表示的逻辑关系 如果要用与非门实现该逻辑关系，可将最简与或式变换成最简与非-与非式： 2.2 常用的组合逻辑电路常用的组合逻辑电路 编码器编码器译码器译码器数据选择器数据选择器数值比较器数值比较器加法器加法器乘法器乘法器2.2.1 2.2.1 编码器编码器 1 1编码原理编码原理 n编码是指用文字、符号或数字表示特定对象的过程n编码器就是实现编码操作的电路n编码器的结构框图：i0im-1对应m个需要编码的输入信号yn-1y0对应n位的编码输出为了保证每一个输入信号都对应一个唯一的编码，n和m之间的关系应满足关系式 2n-1m2n 设

7、计编码器关键在于编码规则，编码规则不同，设计的结果也完全不同2.2.1 2.2.1 编码器编码器 2 2二进制普通编码器二进制普通编码器 用n位二进制代码对m2n个信号进行编码的电路称为二进制编码器二进制编码器。 n普通编码器：输入信号为一组 互相排斥互相排斥 的输入信号 n优先编码器 在任何时刻，不允许两个或两个以上的输入信号同时出现在任何时刻，不允许两个或两个以上的输入信号同时出现 【例2-4】3位二进制普通编码器（8-3普通编码器）的设计。 解：（1）分析设计要求输入信号有23=8个，输出3位二进制代码。编码规则：用000、001、010、011、100、101、110、111八个编码分

8、别表示输入信号i0、i1、i7。 2.2.1 2.2.1 编码器编码器 2.2.1 2.2.1 编码器编码器 2.2.1 2.2.1 编码器编码器 3 3二二十进制编码器十进制编码器 n实现将十进制数09转换为二进制代码n在设计二十进制编码器前首先要选择编码规则【例2-5】8421bcd码编码器的设计。 解：（1）分析设计要求10个输入（i0i9）、4个输出（y3y0）的组合逻辑电路。 2.2.1 2.2.1 编码器编码器 4 4优先编码器优先编码器 n普通编码器对输入信号的要求是互相排斥，优先编码器无此约束n允许多个信号同时输入，但电路只对优先级别最高的信号进行编码【例2-6】3位二进制优先

9、编码器的设计。 解：（1）分析设计要求 8个输入信号（i0i7） 3个输出信号（y2y0） 编码规则：用000、001、010、011、100、101、 110、111八个编码分别表示输入信号i0、i1、i7。 优先级设定： i7的优先级别最高，i0的优先级最低。 2.2.1 2.2.1 编码器编码器 2.2.1 2.2.1 编码器编码器 2.2.1 2.2.1 编码器编码器 5 5编码器集成电路编码器集成电路 n8线-3线优先编码器（74148）n10线-4线优先编码器（74147）n74hc148功能说明：（1）ei为输入使能端，当ei输入高电平时，编码器不工作，所有输出端输出高电平，当e

10、i输入低电平时，编码器工作。（2）编码器工作（ei输入低电平）时，输入端07为信号输入端，输入信号低电平（0信号）有效，端口7的优先级最高，a2a0的输出是对输入信号的编码；（3）编码器工作时，若07输入端均无输入信号（均高电平），eo输出低电平，其余输出端输出高电平。 2.2.1 2.2.1 编码器编码器 2.2.2 2.2.2 译码器译码器 1 1译码器原理译码器原理 n译码是编码的逆过程n译码器的结构示意框图 ： 一般输入信号和输出信号数量的关系为 2n-1m2n 2 2二进制译码器二进制译码器功能：将所输入的各种二进制代码信号翻译成对应的输出信号 有n个输入变量（in-1i0），m2n

11、 个输出变量（y0ym-1）2.2.2 2.2.2 译码器译码器 【例【例2-7】3位二进制译码器的设计（又称为位二进制译码器的设计（又称为3-83-8译码器译码器 ）。）。 解：（1）分析设计要求 3个输入变量，238个输出变量 。 当输入变量i2、i1、i0的值分别为000、001、111时， 对应的输出端y0、y1、y7产生输出信号。 2.2.2 2.2.2 译码器译码器 2.2.2 2.2.2 译码器译码器 3 3数码显示译码器数码显示译码器 n数码显示译码器是指直接用于驱动数码显示器的译码器 n若需要数码显示器中某一个发光二极管显示，则显示译码器的相应输出端应输出高电平。 2.2.2

12、 2.2.2 译码器译码器 【例【例2-8】数码显示译码器的设计。】数码显示译码器的设计。 解：（1）分析设计要求 输入信号为数字09的编码(8421bcd编码方式中数字09所对应的编码为0000、0001、1001，显然译码器输入信号有4位（i3、i2、i1、i0）。由于共阴极led七段数码显示器有7个发光二极管的阳极需要控制，故译码器的输出信号有7个，分别定义为ya、yb、yc、yd、ye、yf、yg。 2.2.2 2.2.2 译码器译码器 2.2.2 2.2.2 译码器译码器 2.2.2 2.2.2 译码器译码器4 4译码器集成电路译码器集成电路 n集成的译码器有3线-8线译码器（741

13、38）2.2.2 2.2.2 译码器译码器n74hc148功能说明：（1）e1、e2、e3为输入使能控制端，当e1=e2=0，e3=1时，译码器工作；当e1=1或e2=1或e3=0时，译码器不工作，所有输出端均输出高电平。 （2）译码器工作时，a0a2为编码输入端，y0y7为译码输出，输出信号低电平有效，即编码输入时，对应的输出端输出0信号，其余输出端输出1信号。 2.2.3 2.2.3 数据选择器数据选择器 1 1数据选择器数据选择器（muxmux）原理原理 n多路输入、单路输出的组合逻辑电路，又称多路选择器或多路开关n常见的数据选择器 ：2选1数据选择器、4选1数据选择器、8选1数据选择器

14、、16选1数据选择器等等 2.2.3 2.2.3 数据选择器数据选择器2 2 4 4选选1 1数据选择器数据选择器 【例【例2-9】4选选1数据选择器的设计。数据选择器的设计。 解：（1）分析设计要求 4路数据输入信号（d0、d1、d2、d3） 1路输出信号（y） 2位选择控制信号（s1、s0） s1s000时，yd0； s1s001时，yd1； s1s010时，yd2； s1s011时，y=d3。2.2.3 2.2.3 数据选择器数据选择器2.2.3 2.2.3 数据选择器数据选择器3 3数据选择器的设计规律数据选择器的设计规律 2.2.3 2.2.3 数据选择器数据选择器 4 4数据选择器

15、集成电路数据选择器集成电路 n4选1数据选择器（74153）n8选1数据选择器（74151） 2.2.3 2.2.3 数据选择器数据选择器 说明：74hc153中含有2个4选1数据选择器 ne（n=0,1）为低电平有效的输出使能控制端 ne=1：芯片不工作，输出低电平 ne=0：芯片正常工作2.2.4 2.2.4 数值比较器数值比较器 1 1数值比较器原理数值比较器原理 n数值比较器是用于比较两个数的数值大小的逻辑元器件。 n数值比较器的示意图 ： 输出变量： gt表示a大于b eq表示a等于b lt表示a小于b2 2 1 1位二进制数比较器位二进制数比较器 【例2-10】1位二进制数值比较器

16、的设计。 解：（1）分析设计要求 输入有两个信号，用a、b表示 输出有三个信号，分别用gt、eq、lt代表大于、等于、小于的比较结果 gt1表示ab，gt0表示ab eq1表示ab，eq0表示ab lt1表示ab，lt0表示ab 2.2.4 2.2.4 数值比较器数值比较器 2.2.4 2.2.4 数值比较器数值比较器 3 3多位二进制数比较器多位二进制数比较器 n比较的方法：从高位向低位逐位依次进行比较n当被比较的两个高位数字不等时，即可得到比较结果n只有当两个高位的数字相同时，才比较较低位的数字 【例2-11】4位二进制数比较器的设计。 解：（1）分析设计要求 输入信号分别为a数（a3a2

17、a1a0）、b数（b3b2b1b0） 输出信号仍然是gt、eq、lt 比较的方法：从高位向低位逐位比较 设定中间变量gt3gt0，eq3eq0，lt3lt0 分别对应各相应位置的二进制数的比较结果 2.2.4 2.2.4 数值比较器数值比较器 2.2.4 2.2.4 数值比较器数值比较器 2.2.4 2.2.4 数值比较器数值比较器4 4数值比较器集成电路数值比较器集成电路 n集成的数值比较器有4位比较器（7485）2.2.4 2.2.4 数值比较器数值比较器说明：cascading inputs中的3输入信号是级联输入信号，主要用于多个74hc85联合构成多位数值比较器（例如2个74hc85

18、可构成8位数值比较器）时，芯片之间的连接。 2.2.5 2.2.5 加法器加法器 1 1加法器原理加法器原理 n加法器是进行算数加法运算的逻辑元器件。 n加法器的示意图 ： 2 21 1位二进制加法器位二进制加法器 半加运算：两个1位二进制数的相加，不考虑由低位来的进位。半加器：实现半加运算的逻辑电路。全加运算：两个1位二进制数的相加，考虑由低位来的进位。全加器：实现全加运算的逻辑电路。2.2.5 2.2.5 加法器加法器【例2-12】半加器的设计。 解：（1）分析设计要求 2个输入信号：加数a、b 2个输出信号：s、进位cout 加法法则：0+00，0+11，1+110 2.2.5 2.2.

19、5 加法器加法器【例2-13】全加器的设计。 解：（1）分析设计要求 3个输入信号：加数a、b，来自低位的进位cin 2个输出信号：s、进位cout2.2.5 2.2.5 加法器加法器2.2.5 2.2.5 加法器加法器 3 3多位二进制进位加法器多位二进制进位加法器 （1）串行进位加法器 n优点：电路简单，连接方便n缺点：高位相加必须等到低位相加完成，形成进位后，才能进行 导致运算速度较慢。 （2）超前进位加法器 超前进位：来至低位的进位信号直接通过逻辑电路获得，无需再从最低位开始向高位逐位传递进位信号。 2.2.5 2.2.5 加法器加法器【例2-14】4位超前进位加法器的设计。 解：（1

20、）分析设计要求 设加法器的两个加数分别为a（a3、a2、a1、a0）及b（b3、b2、b1、b0），相加后的和为s（s3、s2、s1、s0），进位为c，再设各个位置上的数相加后所输出的进位为c3、c2、c1、c0，设c-1为低位向0位的进位。 2.2.5 2.2.5 加法器加法器 4 4加法器集成电路加法器集成电路 常用集成的加法器有7483、74283，它们都是4位二进制超前进位加法器2.2.6 2.2.6 乘法器乘法器 1 1乘法器原理乘法器原理 n无符号二进制数的乘法和十进制数的乘法相似。 n乘法原理：两个无符号数相乘采用的是移位相加的方法，也就是由低位到高位，将乘数中的每一位乘以被乘数

21、，得到部分积，移位这些部分积，再相加，就可得到最后结果。 n一个nn的乘法器，有两个n位的乘数输入端及2n位乘积输出。 2.2.6 2.2.6 乘法器乘法器 2 2乘法器的实现乘法器的实现 n以44乘法器为例，乘法器的输入信号为被乘数a（a3a2a1a0）及乘数b（b3b2b1b0），输出为乘积p（p7p0）。n部分积的计算可通过与门（and）实现 n若要将部分积移位相加，还需要3个4位加法器进行加法运算2.3 组合逻辑电路的时序分析组合逻辑电路的时序分析 1 1组合逻辑电路的波形图组合逻辑电路的波形图 在给出了输入变量随时间变化的波形后，根据函数中变量之间的逻辑关系，以及高低电平的正负逻辑关

22、系，即可得到输出变量随时间变化的波形，这就是波形图波形图，也称时序图时序图。 【例2-15】函数 ，给定a、b的输入波形，画出输出变量y的波形。 2.3 组合逻辑电路的时序分析组合逻辑电路的时序分析 【例2-16】画出图2-14所示的译码器，给定输入i2、i1、i0的波形时，输出y0y7的波形图。 2.3 组合逻辑电路的时序分析组合逻辑电路的时序分析 例：画出74hc138（38译码器）的输出波形。74hc138的输出以低电平为有效信号当输入波形给定时，输出波形如图：2.3 组合逻辑电路的时序分析组合逻辑电路的时序分析 2 2时序分析时序分析 n实际电路的信号传送过程中，信号经过任何一个门电路都会产生时间延迟，这就会使得电路中，当输入信号达到稳定状态后，输出并不会立刻达到稳定的状态。n组合电路的复杂度不同，传输延迟tpd （propagation delay）也不相同。一个电路的传输延迟应考虑的是从输入改变直到一个或多个输出达到他们最终的值所经历的最长时间。n传输延迟除了会影响电路的速度，还会引起电路的竞争冒险问题。 2.3 组合逻辑电路的时序分析组合逻辑电路的时序分析 3 3组合逻辑电路的竞争冒险及其原因组合逻辑电路的竞争冒险及其原因 n组合电路中，当输入信号发生变化后，在输出达到稳定之前，输出端可能出现异常的虚假信号（干扰脉冲），这种现象被称作竞争冒险竞争冒险。 n竞争冒险产