EDA交通灯控制器VHDL设计

1、仅供个人参考EDA 课程设计题目：交通灯控制器VHDL 设计专业：通信工程班级：通信 082姓名： XXX学号： XXXXXXXX不得用于商业用途仅供个人参考设计要求乐曲硬件演奏电路的VHDL 设计要求：1、 设计一个交通信号灯控制器， 由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、 绿、黄三色信号灯， 红灯亮禁止通行， 绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。2、 红、绿、黄发光二极管作信号灯， 。3、 主干道处于常允许通行的状态，支干道有车来时才允许通行。主干道亮绿灯时，支干道亮红灯；支干道亮绿灯时，主干道亮红灯。4、 主、支干道均有车时，两者交替允许通行，

2、主干道每次放行45 秒，支干道每次放行 25 秒，设立 45 秒、 25 秒计时、显示电路。5、 在每次由绿灯亮到红灯亮的转换过程中，要亮5 秒黄灯作为过渡，使行驶中的车辆有时间停到禁行线外，设立5 秒计时、显示电路。教学提示 :1、 选择 1HZ 时钟脉冲作为系统时钟。2、 45 秒、25 秒、5 秒定时信号可用顺计时，也可用倒计时，计时起始信号由主控电路给出，每当计满所需时间，即向主控电路输出“时间到”信号，并使计数器清零，由主控电路启、闭三色信号灯或启动另一计时电路。显示结果：设计一个十字路口的交通灯控制器，能显示十字路口东西、南北两个方向的红、黄、绿灯的指示状态。用两组红、黄、绿三种颜

3、色的灯分别作为东西、南北两个方向的红、黄、绿灯，变化规律为：东西绿灯亮，南北红灯亮东西黄灯亮，南北红灯亮东西红灯亮、南北绿灯亮东西红灯亮，南北黄灯亮东西绿灯亮，南北红灯亮 .，这样依次循环。南北方向是主干道车道，东西方向是支干道车道，要求两条交叉道路上的车辆交替运行，主干道每次通行时间都设为45 秒，支干道每次通行时间都设为25秒，时间可设置修改。在绿灯转为红灯时，要求黄灯先亮5 秒钟，才能变换运行车道。要求交通灯控制器有复位功能，在复位信号使能的情况下能够实现交通灯的自动复位，并且要求所有交通灯的状态变化，包括复位信号引起的均发生时钟脉冲的上升沿处。设计方案：可选原理图输入法或 VHDL 语

4、言，也可以两种方式结合使用。不得用于商业用途仅供个人参考设计报告一、设计题目：交通灯控制器 VHDL 设计二、设计目标：1、 设计一个交通信号灯控制器，由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。2、 红、绿、黄发光二极管作信号灯， 。3、 主干道处于常允许通行的状态，支干道有车来时才允许通行。主干道亮绿灯时，支干道亮红灯；支干道亮绿灯时，主干道亮红灯。4、 主、支干道均有车时，两者交替允许通行，主干道每次放行45 秒，支干道每次放行25 秒，设立 45 秒、 25 秒计时、显示电路。5

5、、 在每次由绿灯亮到红灯亮的转换过程中， 要亮 5 秒黄灯作为过渡， 使行驶中的车辆有时间停到禁行线外，设立 5 秒计时、显示电路。三、设计原理：设计框图如下页图所示，该交通信号灯控制器由主控电路和计时电路两大部分组成。支干道是否有车来控制信号 s 主、支干道绿、黄红灯输出控制信号主控电路时钟、复位信号“计时到”各计时模块信号使能信号45s 计时5s 计时25s 计时5s 计时计时 LED 显示输出信号不得用于商业用途仅供个人参考主控电路是一个单进程Moore 型有限状态机，通过接收定时器发送的“ 时间到 ”信号以及根据 s（用来指示支干道是否有车来， 1表示支干道没有车来， 0 支干道有车来

6、）的值进行状态的切换，实现对十字路口东西、南北两个方向的红、黄、绿灯状态的控制。具体控制过程为：当 s=1时，支干道没有车来，主干道处于常允许通行的状态，此时主干道亮绿灯，支干道亮红灯；当 s=0时，支干道有车来，即主、支干道均有车，两者交替允许通行，主干道每次放行 45 秒，支干道每次放行 25 秒，且在每次由绿灯亮到红灯亮的转换过程中，要亮 5 秒黄灯作为过渡。变化规律为：东西绿灯亮，南北红灯亮东西黄灯亮，南北红灯亮 东西红灯亮、南北绿灯亮 东西红灯亮，南北黄灯亮东西绿灯亮，南北红灯亮.，这样依次循环。由于主、支干道有 45 秒和 25 秒得放行时间， 以及每次由绿灯亮到红灯亮的转换过程中

7、，要亮 5 秒黄灯作为过渡，所以设计 45 秒、25 秒和 5 秒计时电路，均采用倒计时。考虑到显示的方便，每个计时电路又由计数器和码型转换电路组成。 码型转换电路是把对应的二进制码直接转换成数码管显示时的码字，采用数码管的静态显示，这样可简化模块设计。不得用于商业用途仅供个人参考cnt45dCLKINPUTVCCCLKH6.0RSTL6.0ENs45OUTPUTgH_south6.0OUTPUTgL_south6.0instcnt5dRSTINPUTVCCCLKcq6.0RSTs5ENOUTPUTy _south6.0inst2ctrlCLKc45RSTc25sINPUTsc545VCCs4

8、5c525s25ledsn5.0OUTPUTledmc5.0s545s525inst1cnt5dCLKcq6.0RSTs5ENOUTPUTy _east6.0inst3cnt25dCLKH6.0RSTL6.0ENs25OUTPUTgH_east6.0OUTPUTgL_east6.0inst4设计原理图四、设计内容：1、计时电路由于 45 秒、 25 秒和 5 秒计时电路设计原理一致，仅介绍45 秒计时电路。cnt45t2bcdCLKINPUTCLKCQ5.0bins5.0H6.0OUTPUTH6.0RSTVCCL6.0INPUTRSTcoutL6.0OUTPUTVCCENINPUTENVCCi

9、nstinst1OUTPUTs4545 秒计时电路内部结构图不得用于商业用途仅供个人参考上图为 45 秒计时电路内部结构图，很显然是由 45 进制计数器和码型转换电路组成。 选择 1HZ 时钟脉冲作为系统时钟，可实现 45s 计时。计数输出经码型转换电路后分成十位和个位，送至数码管显示。2、主控电路主控电路是一个单进程Moore 型有限状态机，其状态转换图如下：s0s1s2s3RST每种状态说明如下表：原状态目的状态转换条件状态输出s0s0s=1ledsn<="100001"c45<='1'c25<='0'c545<=

10、'0'c525<='0's1s=1且 s45=1s1s1s545=0ledsn<="010001"c45<='0'c25<='0'c545<='1'c525<='0's2s545=1s2s2s25=0ledsn<="001100"c45<='0'c25<='1'c545<='0'c525<='0's3s25=1s3s3s525=0l

11、edsn<="001010"c45<='0'c25<='0'c545<='0'c525<='1's0s525=1主控电路通过接收计时器发送的 “ 时间到 ”信号以及根据 s 的值进行状态的切换，实现对十字路口东西、南北两个方向的红、黄、绿灯状态的控制和对各个计时器的控制。五、仿真结果：关于仿真结果的说明：1、设计时把东西、南北两个方向的红、黄、绿灯合并成六位宽度的ledsn，四种状态一次对应十进制的 33、 17、12、 10；2、由于计数输出经码型转换电路后分成十位和个位为数码管

12、显示的码型，所以会出现无规律的十进制数。不得用于商业用途仅供个人参考s=0， 支干道有车来，即主、支干道均有车，两者交替允许通行s=1， 支干道没有车来，主干道处于常允许通行的状态六、总结：本设计是综合应用状态机的设计性实验，读懂设计目标后，认真分析主干道和乡道的状态转移同样也十分重要。实践中总结出， 先画出状态转换图对状态机的设计有着巨大的帮助作用。仿真后发现设计方案可行， 满足设计目标。通过这次设计实验， 使我加深对状态机的理解和应用，熟悉 EDA 设计软件 QuartusII，加强独立完成电子设计的能力。七、附录1、码型转换t2bcd.vhdlibrary ieee;use ieee.s

13、td_logic_1164.all;use ieee.std_logic_unsigned.all;entity t2bcd isport(bins:in std_logic_vector(5 downto 0);H,L:out std_logic_vector(6 downto 0);end;architecture behav of t2bcd isbeginprocess(bins)begincase bins iswhen "000000"=>H<="0111111"L<="0111111"when &quo

14、t;000001"=>H<="0111111"L<="0000110"不得用于商业用途仅供个人参考when "000010"=>H<="0111111"L<="1011011"when "011000"=>H<="1011011"L<="1100110"when "000011"=>H<="0111111"L<=&q

15、uot;1001111"when "011001"=>H<="1011011"L<="1101101"when "000100"=>H<="0111111"L<="1100110"when "011010"=>H<="1011011"L<="1111101"when "000101"=>H<="0111111&q

16、uot;L<="1101101"when "011011"=>H<="1011011"L<="0000111"when "000110"=>H<="0111111"L<="1111101"when "011100"=>H<="1011011"L<="1111111"when "000111"=>H<=&qu

17、ot;0111111"L<="0000111"when "011101"=>H<="1011011"L<="1101111"when "001000"=>H<="0111111"L<="1111111"when "011110"=>H<="1001111"L<="0111111"when "001001"=&

18、gt;H<="0111111"L<="1101111"when "011111"=>H<="1001111"L<="0000110"when "001010"=>H<="0000110"L<="0111111"when "100000"=>H<="1001111"L<="1011011"when "00

19、1011"=>H<="0000110"L<="0000110"when "100001"=>H<="1001111"L<="1001111"when "001100"=>H<="0000110"L<="1011011"when "100010"=>H<="1001111"L<="1100110"w

20、hen "001101"=>H<="0000110"L<="1001111"when "100011"=>H<="1001111"L<="1101101"when "001110"=>H<="0000110"L<="1100110"when "100100"=>H<="1001111"L<="11

21、11101"when "001111"=>H<="0000110"L<="1101101"when "100101"=>H<="1001111"L<="0000111"when "010000"=>H<="0000110"L<="1111101"when "100110"=>H<="1001111"L&

22、lt;="1111111"when "010001"=>H<="0000110"L<="0000111"when "100111"=>H<="1001111"L<="1101111"when "010010"=>H<="0000110"L<="1111111"when "101000"=>H<="110

23、0110"L<="0111111"when "010011"=>H<="0000110"L<="1101111"when "101001"=>H<="1100110"L<="0000110"when "010100"=>H<="1011011"L<="0111111"when "101010"=>H&l

24、t;="1100110"L<="1011011"when "010101"=>H<="1011011"L<="0000110"when "101011"=>H<="1100110"L<="1001111"when "010110"=>H<="1011011"L<="1011011"when "101100&q

25、uot;=>H<="1100110"L<="1100110"when "010111"=>H<="1011011"L<="1001111"when others=>null;end case;end process;end behav;2、 45 进制计数器 cnt45.vhdFor personal use only in study and research; not for commercial uselibrary ieee;use ieee.s

26、td_logic_1164.all;use ieee.std_logic_unsigned.all;For personal use only in study and research; not for commercial useentity cnt45 isport(CLK,RST,EN:in std_logic;CQ:out std_logic_vector(5 downto 0);cout:out std_logic);end;architecture behav of cnt45 isbeginprocess(CLK,RST,EN)variable CQI:std_logic_ve

27、ctor(5 downto 0);beginif CLK'event and CLK='1' thenif RST='1' then CQI:="101100"elsif EN='1' thenif CQI>0 then CQI:=CQI-1;cout<='0'else CQI:="101100"cout<='1'end if;end if;end if;CQ<=CQI;end process;end behav;不得用于商业用途仅供个人参考3

28、、主控电路ctrl.vhd ：library ieee;use ieee.std_logic_1164.all;entity ctrl isport(CLK,RST,s,s45,s25,s545,s525:in std_logic;c45,c25,c545,c525:out std_logic;ledsn:out std_logic_vector(5 downto 0);end ctrl;architecture body_ctrl of ctrl istype sx is(s0,s1,s2,s3);signal current_state:sx;beginprocess(RST,CLK)be

29、ginif RST='1' then current_state<=s0;ledsn<="100001"c45<='1'c25<='0'c545<='0'c525<='0' elsif CLK'event and CLK='1' thencase current_state iswhen s0=>if s='1' then current_state<=s0;elsif s45='1' then current_state<=s1;else current_state<=s0;end if;ledsn<="100001"c45<='1'c25<='0'c545<='0'c525&l