第3章组合逻辑电路

1、第三章第三章 组合逻辑电路组合逻辑电路3.1 概述概述3.2 组合逻辑电路的分析方法组合逻辑电路的分析方法3.3 组合逻辑电路的设计方法组合逻辑电路的设计方法3.4 常用中规模标准组合模块电路常用中规模标准组合模块电路3.5 用中规模集成电路实现组合逻辑函数用中规模集成电路实现组合逻辑函数3.6 组合电路中的竞争冒险组合电路中的竞争冒险3.1 概述概述组合逻辑电路：组合逻辑电路： 任意时刻的稳定输出仅取决于该时刻任意时刻的稳定输出仅取决于该时刻的输入变量的取值，而与过去的输出状态的输入变量的取值，而与过去的输出状态无关。无关。框图、函数表达式框图、函数表达式组合逻辑电路组合逻辑电路I I0 0

2、I I1 1I In-1n-1Y Y0 0Y Y1 1Y Ym-1m-1110111101211001,nmmnnIIIFYIIIFYIIIFY组合逻辑电路逻辑功能表示方法组合逻辑电路逻辑功能表示方法 表示方法：表示方法： 输出函数表达式输出函数表达式 逻辑电路图逻辑电路图 真值表真值表 卡诺图卡诺图输出变量与输入变量之间输出变量与输入变量之间的函数关系的函数关系3.2 组合逻辑电路的分析方法组合逻辑电路的分析方法给给出出逻逻辑辑图图写写函函数数式式并并化化简简列列真真值值表表分分析析逻逻辑辑功功能能例例1&1ABSCABABAABBABAABBAB写函数式并化简写函数式并化简ABAA

3、BBS = A AB + B AB= AB + AB= A + BC = AB= AB列真值表列真值表= A + BSC = ABA BC S0 00 11 01 101100001AB+）SC本位和本位和进位位进位位分析逻辑功能分析逻辑功能半加器，完成一半加器，完成一位二进制加法位二进制加法例例2ABC&A&BCBYABCAABCBABCCABCAABCBABCCY=写函数式并化简写函数式并化简ABCAABCBABCCY=ABCAABCBABCC=+A=+（A+B+C） B+（A+B+C） C （A+B+C） = AB + AC + AB + BC + AC +BC = AB

4、 + BC + AC = AB + BC + AC或或列真值表列真值表A B C0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Y = AB + BC + ACY01111110分析逻辑功能：分析逻辑功能：三变量不一致电路三变量不一致电路3.3 组合逻辑电路的设计方法组合逻辑电路的设计方法分分析析设设计计要要求求写写函函数数式式并并化化简简逻逻辑辑抽抽象象列列真真值值表表画画逻逻辑辑图图设计要求设计要求逻辑图逻辑图设计题目设计题目:设计一个监视交通信号灯工作状态设计一个监视交通信号灯工作状态 的逻辑电路。的逻辑电路。要求要求: 每一组信号灯由红、黄、绿三盏灯组每

5、一组信号灯由红、黄、绿三盏灯组成。正常工作情况下，只允许有一盏灯亮。成。正常工作情况下，只允许有一盏灯亮。而当出现其他五种亮灯状态时，电路发生而当出现其他五种亮灯状态时，电路发生故障，要求发出故障信号，以提醒维护人故障，要求发出故障信号，以提醒维护人员员 前去修理。前去修理。例例3故障故障正常正常有故障信号有故障信号无故障信号无故障信号 R Y G 输入输入输出输出R Y G Z0 0 010 0 100 1 000 1 111 0 001 0 111 1 011 1 11输入变量输入变量 (R、G、Y)： 亮亮1 灭灭0输出变量（输出变量（Z）：）：有故障有故障1 无故障无故障 0逻辑抽象逻

6、辑抽象 真值表真值表逻辑抽象逻辑抽象真值表真值表11100101 00 01 11 10 0 1RYG真值表、函数式真值表、函数式 输入输入输出输出R Y G Z0 0 010 0 100 1 000 1 111 0 001 0 111 1 011 1 11RYYGRGRYGZ = RYG + RYG + RYG + RYG + RYGZ = RY + YG + RG + RYG真值表真值表函数式函数式卡诺图卡诺图逻辑图逻辑图RYGZ11R1Y1G&RY&RG&YG&R Y G 加法器加法器 乘法器乘法器 数值比较器数值比较器 编码器编码器 码组变换器码组变换器

7、 译码器译码器 数据选择器数据选择器 数据分配器数据分配器3.4 常用中规模标准组合模块电路常用中规模标准组合模块电路加法器加法器加法器加法器实现两个二进制数的加法运算实现两个二进制数的加法运算加法器分为：加法器分为： 半加器半加器 全加器全加器 半加器半加器只能进行本位加数、被加数的加只能进行本位加数、被加数的加 法运算而不考虑低位进位。法运算而不考虑低位进位。BABABASABC 由真值表直接写出由真值表直接写出表达式表达式: :真值表真值表A BC S0 00 11 01 101100001被加数被加数加数加数本位和本位和进位位进位位BABABASABCS&=1画出画出逻辑电路图

8、逻辑电路图ABC表达式表达式如果想用与非门组成半加器，如果想用与非门组成半加器，则将上式用代数法变换成与非形式：则将上式用代数法变换成与非形式：ABBABABABBAABBAABABABABAS)()(ABBABAABABC逻辑图逻辑图&ABSCABSCCO逻辑符号逻辑符号全加器全加器能能同时进行本位数和相邻低位的同时进行本位数和相邻低位的进位信号的加法运算。进位信号的加法运算。真值表真值表A B CI I0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1CO S0 00 10 11 00 11 01 01 1AB+）SCOCI I由真值表直接写出逻辑表达

9、式，由真值表直接写出逻辑表达式，再经化简和转换得：再经化简和转换得：1iii1iii1iii1iiiiCBACBACBACBAS1iii1iii1iii)()(CBACBACBA1iii1iii1iii1iiiiCBACBACBACBAC1i-iiii)C(BABA根据逻辑表达式画出全加器的逻辑电路图：根据逻辑表达式画出全加器的逻辑电路图：=1=1ABSCiiiiCi-1&1iS1iiiCBAiC1i-iiii)C(BABACOABiii-1CCiSiCI逻辑符号逻辑符号多位数加法器多位数加法器4位串行进位加法器位串行进位加法器iBCi-1iASiiCBC-10A00SBii-1CAi

10、iSiC101ACB1SBii-1CAiiSiC212ACB2SBii-1CAiiSiC323ACB3SC3超前进位加法器超前进位加法器多位数加法器多位数加法器数值比较器数值比较器 L=1 表示表示 AB M=1 表示表示 A 2m-1二进制代码二进制代码高低电平信号高低电平信号N位位m位位普通编码器普通编码器1 01 0 0 0 0 00 0 0 0 0 0 0 0解：解：（1 1）列出真值表：）列出真值表：I I0 0 I I1 1 I I2 2 I I3 3 I I4 4 I I5 5 I I6 6 I I7 7Y Y2 2 Y Y1 1 Y Y0 00 10 1 0 0 0 00 0

11、0 0 0 0 0 00 00 0 1 0 0 01 0 0 0 0 0 0 00 00 0 0 1 0 00 1 0 0 0 0 0 00 00 0 0 0 1 00 0 1 0 0 0 0 00 00 0 0 0 0 10 0 0 1 0 0 0 00 00 0 0 0 0 00 0 0 0 1 0 1 00 00 0 0 0 0 00 0 0 0 0 1 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1248种约束状态种约束状态（2）写函数式）写函数式75310IIIIY76321IIIIY76542IIIIY（3 3）由表达式画）由表达式画 出逻辑

12、图：出逻辑图：75310IIIIY76321IIIIY76542IIIIY优先编码器优先编码器 允许同时输入两个以上信号，编码器选择允许同时输入两个以上信号，编码器选择优先级最高的输入信号进行编码。优先级最高的输入信号进行编码。 集成优先编码器举例集成优先编码器举例74LS14874LS148（8 8线线-3-3线）线） 注意：该电路为反码输出。注意：该电路为反码输出。 为选通输入端为选通输入端( (低电平有效低电平有效) )， 为选通输出端，为选通输出端， 为优先为优先扩展输出端。扩展输出端。TSSYEXY74LS148 功能表0I5I6I7I4I3I2I1I2Y1Y0Y 00 0 0 0

13、10 0 1 0 1 10 1 0 0 1 1 10 1 1 0 1 1 1 11 0 0 0 1 1 1 1 11 0 10 1 1 1 1 1 1 11 1 1 0 1 1 1 1 1 11 1 0编码器的扩展编码器的扩展 用两片用两片74LS14874LS148优先优先编码器串行扩编码器串行扩展实现的展实现的1616线线4 4线优先线优先编码器编码器译码器译码器将输入的二进制代码转换成特定的输出信号将输入的二进制代码转换成特定的输出信号2线线4线译码器线译码器74LS139的功能表的功能表G B AY3 Y2 Y1 Y01 1 1 1 10 0 01 1 1 00 0 11 1 0 10

14、 1 01 0 1 10 1 10 1 1 1G B AY3 Y2 Y1 Y0 试用二片试用二片2-4译码器组成译码器组成3-8译码器译码器G B AY3 Y2 Y1 Y0 G B AY3 Y2 Y1 Y0 1A2A1A0Z0Z3Z4Z7二进制译码器二进制译码器74LS13874LS1383 3线线8 8线译码器真值表线译码器真值表S1S2S3输输 入入输输 出出A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y700000101001110010111011101111111101111111101111111101111111101111111101111111101111111

15、10Y0 = A2 A1 A0Y1 = A2 A1 A0Y2 = A2 A1 A0Y3 = A2 A1 A0Y4 = A2 A1 A0Y5 = A2 A1 A0Y6 = A2 A1 A0Y7 = A2 A1 A0A2 A1 A0 = m0A2 A1 A0 = m1A2 A1 A0 = m2A2 A1 A0 = m3A2 A1 A0 = m4A2 A1 A0 = m5A2 A1 A0 = m6A2 A1 A0 = m7Y0 = m0 Y1 = m1Y2 = m2 Y3 = m3Y4 = m4 Y5 = m5Y6 = m6 Y7 = m7用两片用两片74LS138扩展为扩展为4线线16线线译码器译

16、码器显示译码器 按显示方式分，有字型重叠式、点阵式、分段式等。按显示方式分，有字型重叠式、点阵式、分段式等。 按发光物质分，有半导体显示器（发光二极管、按发光物质分，有半导体显示器（发光二极管、(LED)数码管）、液晶显示器、数码管）、液晶显示器、 荧光显示器、气体放电管显荧光显示器、气体放电管显示器等。示器等。显示译码器fabcdegDPC OMdcDPefC OMbag按内部连接方式不同，按内部连接方式不同，七段数字显示器分为七段数字显示器分为共阳极共阳极和和共阴极共阴极两种。两种。COMCOMaabbccddeeffggDPDP七段显示译码器七段显示译码器74477447 是一种与是一种

17、与共阳极共阳极数字显示器配合使用的数字显示器配合使用的集成译码器。集成译码器。显示译码器与共阳极显示器的连接图显示译码器与共阳极显示器的连接图将BI/RBO和RBI配合使用，可以实现多位数显示时的“无效0消隐”功能。具有无效0消隐功能的多位数码显示系统ARBO0A32agRBIA1AARBO0A32agRBIA1A1ARBOagARBOAA012A32agRBI3RBIAA10AARBO0A32agRBIA1A1ARBO0A32agA1ARBIRBOA AA1A23ag0RBI0A A1AagRBI02A3RBO0数据选择器数据选择器 指指2m个输入信号，根据个输入信号，根据m个地址输入，个地

18、址输入，选择一个输入信号传送到输出端的器件。选择一个输入信号传送到输出端的器件。1DD0Yn位地址选择信号D2-1数据选择器示意图图4.3.1数数据据输输出入n根据功能表，可写出输出逻辑表达式：根据功能表，可写出输出逻辑表达式：33221100301201101001DmDmDmDmDAADAADAADAAYD0D1D2D3集成数据选择器集成数据选择器集成数据选择器74151（8选选1数据选择器）数据选择器）8选选1数据选择器数据选择器74151的真值表的真值表S用两片用两片74151组成组成 “16选选1”数据选择器数据选择器数据选择器的扩展数据选择器的扩展数据分配器数据分配器 根据根据m个

19、地址输入，将个地址输入，将1个输入信号个输入信号传送到传送到2m个输出端中的某个输出端中的某1个个Dn位地址选择信号0D1D2Dn-1数据分配器示意图图4.2.7数数据据输输出入1路路 - 4路数据分配器真值表路数据分配器真值表输输 入入输输 出出A1 A0Y3 Y2 Y1 Y00 00 11 01 10 0 0 D0 0 D 00 D 0 0D 0 0 0013012011010ADAYADAYAADYAADY用译码器设计一个用译码器设计一个“1线线-8线线”数据分配器数据分配器DYiAAAi0123.5 用中规模集成电路用中规模集成电路实现组合逻辑函数实现组合逻辑函数 用集成数据选择器实现

20、组合逻辑函数用集成数据选择器实现组合逻辑函数 用译码器实现组合逻辑函数用译码器实现组合逻辑函数 用加法器实现组合逻辑函数用加法器实现组合逻辑函数用集成数据选择器实现组合逻辑函数用集成数据选择器实现组合逻辑函数步骤：步骤：1）根据需要实现的函数式，选用）根据需要实现的函数式，选用合适的合适的数据数据选择器；选择器；2）确定）确定地址输入变量地址输入变量，并据此将需要实现的，并据此将需要实现的函数式转换成函数式转换成对应的对应的标准与或式；标准与或式；3）写出）写出数据输入端数据输入端的逻辑表达式；的逻辑表达式；4）画出逻辑图；）画出逻辑图；例：实现逻辑函数例：实现逻辑函数F=AB +BC1) 根

21、据观察得出这是一个三变量函数，根据观察得出这是一个三变量函数，可用四选一的数据选择器实现，因而可选可用四选一的数据选择器实现，因而可选用用74LS153;2) 现选用现选用B，C变量与数据选择器的地址变量与数据选择器的地址输入端输入端A1,A0对应对应;将函数式转换成对应的标准与或式：将函数式转换成对应的标准与或式： F=AB +BC =ABC + ABC + 1BCF=AB +BC =ABC + ABC + 1BC =Am0 + Am1 + 1m333221100301201101001DmDmDmDmDAADAADAADAAY3）写出数据输入端的逻辑表达式）写出数据输入端的逻辑表达式D0

22、= A D1 = AD2 = 0 D3 = 14) 画出逻辑图画出逻辑图思考思考 在设计步骤（在设计步骤（2)中地址输入端是否可以选中地址输入端是否可以选用用A、B或或A、C,如果可以对应的标准与或如果可以对应的标准与或式应该是怎样的？结果有什么不同吗？式应该是怎样的？结果有什么不同吗？ 选定选定B,C变量与数据选择器输入地址变量与数据选择器输入地址A1,A0对应和选定对应和选定C,B变量与数据选择器输入地址变量与数据选择器输入地址A1,A0对应有没有什么不同？对应有没有什么不同？用译码器实现组合逻辑函数用译码器实现组合逻辑函数适用于多输出适用于多输出步骤：步骤：1）根据需要实现的函数式，选用）根据需要实现的函数式，选用合适的合适的译码器；译码器；2）将函数变量与译码器输入编码）将函数变量与译码器输入编码一一对应一一对应；3）将函数写成最小项表达式（采用）将函数写成最小项表达式（采用最小项编号最小项编号形式）；形式）；4）写成）写成与非与非-与非与非式；式；5）画逻辑图；）画逻辑图；例：实现一位全加器例：实现一位全加器 根据题意，设根据题意，设 A Ai i为被加数，为被加数，B Bi i为加数，为加数，C Ci-1i-1为低位来为低位来的进位位，的进位位，S S是本位和，是本位和，C C