计算机组成原理课程设计—超前进位加法器的设计

1、 沈阳航空航天大学课课 程程 设设 计计 报报 告告课程设计名称：计算机组成原理课程设计计算机组成原理课程设计课程设计题目：超前进位加法器的设计超前进位加法器的设计院（系）：计算机学院专 业： 班 级：学 号：姓 名：指导教师： 完成日期： 沈阳航空航天大学课程设计报告 目目 录录第第 1 章章 总体设计方案总体设计方案.11.1设计原理.11.2 设计思路 .21.3 设计环境 .3第第 2 章章 详细设计方案详细设计方案.42.1 顶层方案图的设计与实现 .42.1.1 创建顶层图形设计文件.42.1.2 器件的选择与引脚锁定.52.1.3 编译、综合、适配.72.2 功能模块的设计与实现

2、 .72.2 四位超前进位加法器模块的设计与实现.72.3 仿真调试 .9第第 3 章章 编程下载与硬件测试编程下载与硬件测试.113.1 编程下载 .113.2 硬件测试及结果分析 .11参考文献参考文献.13附附 录（程序清单或电路原理图）录（程序清单或电路原理图）.14沈阳航空航天大学课程设计报告1第 1 章 总体设计方案1.1设计原理设计原理八位超前进位加法器，可以由 2 个四位超前进位加法器构成。由第一个四位超前进位加法器的进位输出作为第二个超前进位加法器的进位输入即可实现八位超前进位加法器的设计。超前进位产生电路是根据各位进位的形成条件来实现的。只要满足下述条件，就可形成进位 C1

3、、C2、C3、C4。所以：第一位的进位 C1=X1*Y1+(X1+Y1)*C0 第二位的进位 C2=X2*Y2+(X2+Y2)*X1*Y1+(X2+Y2)(X1+Y1)C0 第三位的进位 C3=X3*Y3+(X3+Y3)X2*Y2+(X3+Y3)*(X2+Y2)*X1*Y1+ (X3+Y3)(X2+Y2)(X1+Y1)*C0 第四位的进位 C4=X4*Y4+(X4+Y4)*X3*Y3+(X4+Y4)*(X3+Y3) * X2*Y2 +(X4+Y4)(X3+Y3)(X2+Y2)*X1*Y1 +(X4+Y4)(X3+Y3)(X2+Y2)(X1+Y1)*C0下面引入进位传递函数 Pi 和进位产生函数

4、 Gi 的概念。它们定义为： Pi=Xi+Yi Gi=Xi*YiP1 的意义是：当 X1 和 Y1 中有一个为 1 时，若有进位输入，则本位向高位传递此进位。这个进位可以看成是低位进位越过本位直接向高位传递的。G1 的意义是：当 X1，Y1 均为 1 时，不管有无进位输入，本位定会产生向高位的进位。将 Pi，Gi 代人 C1C4 式中，便可得；C1=G1+P1*C0 式（1）C2=G2+P2*G1+P2*P1*C0 式（2）C3=G3+P3*G2+P3*P2*G1+P3*P2*P1*C0 式（3）沈阳航空航天大学课程设计报告2C4=G4+P4*G3+P4*P3*G2+P4*P3*P2*G1+P

5、4*P3*P2*P1*C0 式（4）八位超前进位加法器可由 2 个四位超前进位加法器（ASD）组成，第一个四位超前进位加法器的输出作为第二个四位超前进位加法器的进位输入即可形成八位的超前进位加法器。八位超前进位加法器的原理框图如图 1.1 所示： 图图 1.1 八位超前进位加法器原理框图八位超前进位加法器原理框图1.2 设计思路设计思路一个八位超前进位加法器，可以由 2 个四位超前进位加法器模块构成。四位超前进位加法器采用 Schematic 设计输入方式，顶层的四位超前进位加法器采用原理图设计输入方式。采用硬件描述语言进行电路设计并实现上述给定进位的功能，设计的Schematic 程序经编译

6、、调试后形成 lll*.bit 文件并下载到 XCV200 可编程逻辑芯沈阳航空航天大学课程设计报告3片中，经硬件测试验证设计的正确性。1.3 设计环境设计环境硬件环境：伟福 COP2000 型计算机组成原理实验仪、XCV200 实验板、微机；EDA 环境：Xilinx Foundation F3.1 设计软件、ModulSim EDA 仿真软件。沈阳航空航天大学课程设计报告4第 2 章 详细设计方案2.1 顶层方案图的设计与实现顶层方案图的设计与实现顶层方案图实现一位全加器的逻辑功能，采用原理图设计输入方式完成，电路实现基于 XCV200 可编程逻辑芯片。在完成原理图的功能设计后，把输入/输

7、出信号安排到 XCV200 指定的引脚上去，实现芯片的引脚锁定并进行硬件测试，检验硬件测试结果与软件仿真结果是否相等，由此判断出八位超前进位加法器的设计是否符合要求。2.1.1 创建顶层图形设计文件创建顶层图形设计文件顶层图形文件由 2 个超前进位加法器（ASD）构成，实现 17 位输入 9 位输出。八位超前进位加法器可由 2 个四位超前进位加法器（ASD）组成，第一个四位超前进位加法器的输出作为第二个四位超前进位加法器的进位输入即可形成八位的超前进位加法器。并且，U6 输入端的 A0A3 为第一个数的低四位（A0 为最低位） ，U6 输入端的 B0B3 为第二个数的低四位（B0 为最低位）

8、，U6 输入端的进位输入 C0 初始设置为 0；U7 输入端的 A0A3 为第一个数的高四位（A3 为第一个数的最高位） ，U7 输入端的 B0B3 为第二个数的高四位（B3 为第二个数的最高位） ；U6 输出端的 F0F3 为两个数相加和的低四位（F0 为最低位） ，U7 输出端的 F0F3 为两个数相加和的高四位（F3 为高位） ，并且 U7 输出端的 C4 为进位输出端（即两个数加和的最高位） 。可以用表达式表示两个数相加为：A7A6A5A4A3A2A1A0+B7B6B5B4B3B2B1B0+C0=C4F7F6F5F4F3F2F1F0可利用 Xilinx Foundation F3.1

9、实现顶层图形文件的设计，顶层图形文件结构如图 2.1 所示：沈阳航空航天大学课程设计报告5图图 2.1 八位超前进位加法器顶层图形文件结构八位超前进位加法器顶层图形文件结构2.1.2 器件的选择与引脚锁定器件的选择与引脚锁定（1）器件的选择）器件的选择由于硬件设计环境是基于伟福 COP2000 型计算机组成原理实验仪和 XCV200实验板，故采用的目标芯片为 Xilinx XCV200 可编程逻辑芯片。（2）引脚锁定）引脚锁定把顶层图形文件中的输入/输出信号安排到 Xilinx XCV200 芯片指定的引脚上去，实现芯片的引脚锁定，为硬件测试做好准备工作。各信号及 Xilinx XCV200芯

10、片引脚对应关系如图 2.1 和表 2.1 所示：沈阳航空航天大学课程设计报告6图图 2.1 八位超前进位加法器对应八位超前进位加法器对应 XCV200 芯片引脚芯片引脚 表表 2.1 输入输入/输出信号和输出信号和 XCV200 芯片引脚对应关系芯片引脚对应关系输入信号输入信号 XCV200芯片引脚芯片引脚输出信号输出信号 XCV200芯片引脚芯片引脚A0LOC=P41F0LOC=P110A1LOC=P40F1LOC=P111A2LOC=P39F2LOC=P203A3LOC=P38F3LOC=P185 A4LOC=P36F4 LOC=P184A5LOC=P35F5LOC=P178A6LOC=P

11、34F6LOC=P152A7LOC=P33F7LOC=P147B0 LOC=P47C4LOC=P78B1 LOC=P48B2 LOC=P49B3 LOC=P50沈阳航空航天大学课程设计报告7B4LOC=P53B5LOC=P54B6LOC=P55B7LOC=P56C0LOC=P632.1.3 编译、综合、适配编译、综合、适配利用 Xilinx 编译器对顶层图形文件进行编译、综合、优化、逻辑分割、适配和布线，生成可供时序仿真的文件和器件下载编程文件。2.2 功能模块的设计与实现功能模块的设计与实现八位超前进位加法器采用 Schematic 设计输入方式，由 2 个四位超前进位加法器构成，四位超前进

12、位加法器的内部采用门电路设计并引入了进位传递函数 Pi和进位产生函数 Gi 的概念。2.2 四位超前进位加法器模块的设计与实现四位超前进位加法器模块的设计与实现根据上面在 1.1 中讲述的四位超前进位加法器的设计原理那样，四位超前进位加法器的实现是建立在进位 C1，C2，C3，C4 的基础之上的。所以，由于上面第 1 章第 1 节中关于进位 C1，C2，C3，C4 已经进行了详细的讲述，根据式（1） 、 （2） 、 （3） 、 （4）可以画出四位超前进位加法器的逻辑图。九个输入分别用表示 A0、A1、A2、A3、B0、B1、B2、B3、C0，输出用F0、F1、F2、F3、C4 表示，形成的 S

13、chematic 四位加法器芯片用 ASD 来命名。四位超前进位加法器的逻辑图如图 2.2 所示：（1） 创建创建 Schematic 原理图（及四位超前进位加法器的逻辑图）原理图（及四位超前进位加法器的逻辑图）沈阳航空航天大学课程设计报告8 图图 2.2 四位超前进位加法器的逻辑图四位超前进位加法器的逻辑图（2）功能仿真）功能仿真对创建的四位超前进位加法器（ASD）进行功能仿真，验证其功能的正确性，可用 Xilinx 编译器的 Simulator 模块实现。则A3A2A1A0+B3B2B1B0+C0=C4F3F2F1F0四位超前进位加法器的结果图、波形仿真图如 2.3、2.4 所示，将两个图

14、的结果与理论计算结果进行比较验证，由此判断四位超前进位加法器（ASD）的设计是否正确，若两个图的结果与理论计算结果一致，那么说明四位超前进位加法器的设计完全正确。四位超前进位加法器的结果图、波形仿真图如图 2.3、2.4 所示：沈阳航空航天大学课程设计报告9图图 2.3 四位超前进位加法器的结果图四位超前进位加法器的结果图图图 2.4 四位超前进位加法器的波形仿真四位超前进位加法器的波形仿真2.3 仿真调试仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。功能仿真波形结果如图 2.6 所示，对仿真数据结果与理论计算结果进行对比（理论计算结

15、果为：11100011+00111100+0=100011111） ，可以看出功能仿真结果是正确的，进而说明电路设计的正确性。八位超前进位加法器的结果图、波形仿真图如图 2.5、2.6 所示：沈阳航空航天大学课程设计报告10图图 2.5 八位超前进位加法器的结果图八位超前进位加法器的结果图图图 2.6 八位超前进位加法器的波形仿真八位超前进位加法器的波形仿真 沈阳航空航天大学课程设计报告11第 3 章 编程下载与硬件测试3.1 编程下载编程下载利用 Xilinx 的编程下载功能，将得到的 lll*.bit 文件下载到 XCV200 实验板的XCV200 可编程逻辑芯片中。3.2 硬件测试及结果

16、分析硬件测试及结果分析利用 XCV200 实验板进行硬件功能测试。八位超前进位加法器的输入数据通过 XCV200 实验板的输入开关 K4、K3、K2 实现，输出数据通过 XCV200 实验板的 LED 指示灯实现，其对应关系如表 3.1 所示。表表 3.1 XCV200 实验板信号对应关系实验板信号对应关系XCV200 芯片引脚信号芯片引脚信号XCV200 实验板实验板A7A0K4 B7B0K3C0K2：7F7F0A7A0 C4B7输入两个参数作为输入数据，测试输出结果，即用 XCV200 实验板的开关K2，K3，K4 输入数据，同时观察 B7、A7A0 的输出。理论运算的结果是：C4F7F6

17、F5F4F3F2F1F0=A7A6A5A4A3A2A1A0+B7B6B5B4B3B2B1B0+C0=10100100+01101100+0=010010111将硬件测试结果与理论运算结果进行比较，验证设计的八位超前进位加法器的计算结果是否正确，有图 3.1 可知八位超前进位加法器的计算结果与理论值相沈阳航空航天大学课程设计报告12等，说明设计的八位超前进位加法器正确。经过软件编译形成 lll*bit 文件，打开COP2000 并开启试验箱，首先进行串口通信测试，串口通信测试成功后，点击FPGA 编程，选中 lll*bit 文件进行下载，下载完成后将 K4 设置为 10100100，K3设置为

18、01101100，K2：7 设置为 0，观察输出 B7 和 A7A0 的变化情况。硬件测试结果如图 3.1 所示： 图图 3.1 硬件测试结果硬件测试结果 由图 3.1 硬件测试结果可知测试结果与理论计算结果完全相同，说明设计的八位超前进位加法器是正确的，符合要求的。沈阳航空航天大学课程设计报告13参考文献1 曹昕燕. EDA 技术实验与课程设计M.北京：清华大学出版社，20062 范延滨.微型计算机系统原理、接口与 EDA 设计技术M.北京：北京邮电大学出版社，20063 王爱英.计算机组成与结构(第 4 版)M.北京：清华大学出版社，20064 侯伯亨，顾新.VHDL 硬件描述语言与数字逻辑电路设计.西安：西安电子科技大学出版社，19995 杜建国.Veriling HDL 硬件描述语言.北京：国防工业出版社，20036 林灶生.刘绍汉。Verilog FPGA 芯片设计.北京：北京航空航天出版社，20067 白中英.计算机组成原理（第 3 版）.北京