第四章同步时序逻辑电路

1、1第四章 同步时序逻辑电路张光河Email: 计划授课时间:2周2大纲 4.1 同步时序逻辑电路模型同步时序逻辑电路模型 4.2 触发器触发器 4.3 同步时序逻辑电路分析同步时序逻辑电路分析 4.4 同步时序逻辑电路设计同步时序逻辑电路设计 4.5同步时序逻辑电路设计举例同步时序逻辑电路设计举例34.1 同步时序逻辑电路模型同步时序逻辑电路模型 4.1.1 同步时序逻辑电路的结构同步时序逻辑电路的结构 4.1.2 同步时序逻辑电路的描述同步时序逻辑电路的描述4时序逻辑电路的定义 若一个逻辑电路在任何时刻产生的稳定输出不仅与该时刻电路的输入信号有关，而且与电路过去的输入信号有关，则称该电路为时

2、序逻辑电路。 由于时序逻辑电路的输出不仅取决于当时的输入，而且还与电路过去的输入有关，因此，电路必须具有记忆功能，以便保存过去的输入信息5时序逻辑电路的一般结构存储电路存储电路x1xnZ1Zmys y1 Y1 Yr CP由组合电路和存储电路两部分组成，通过反馈回路将两部分连成一个整体。6时序逻辑电路的一般结构存储电路存储电路x1xnZ1Zmys y1 Y1 Yr CP由组合电路和存储电路两部分组成，通过反馈回路将两部分连成一个整体。X1Xn：外部向时序：外部向时序电路输入的信号，通电路输入的信号，通常称为输入变量常称为输入变量(或或组合电路的外部输入组合电路的外部输入信号信号)。7时序逻辑电路

3、的一般结构存储电路存储电路x1xnZ1Zmys y1 Y1 Yr CP由组合电路和存储电路两部分组成，通过反馈回路将两部分连成一个整体。Z1Zm）：时序电路产）：时序电路产生的输出信号，通常生的输出信号，通常称为输出函数称为输出函数 (或组合或组合电路的外部输出信号电路的外部输出信号)。8时序逻辑电路的一般结构存储电路存储电路x1xnZ1Zmys y1 Y1 Yr CP由组合电路和存储电路两部分组成，通过反馈回路将两部分连成一个整体。y1ys：由电路过去输入确定的状态，称为状态变量。：由电路过去输入确定的状态，称为状态变量。 所谓电路输出与过去的输入相关，是通过现有状态所谓电路输出与过去的输入

4、相关，是通过现有状态体现的。就某一时刻而言，通常将该时刻电路的状体现的。就某一时刻而言，通常将该时刻电路的状态称为现态，记作态称为现态，记作ykn，简记为，简记为yk ；而将下一时刻；而将下一时刻电路的状态称为次态，记作电路的状态称为次态，记作ykn+1。yk又称为组合电又称为组合电路的内部输入信号。路的内部输入信号。 9时序逻辑电路的一般结构存储电路存储电路x1xnZ1Zmys y1 Y1 Yr CP由组合电路和存储电路两部分组成，通过反馈回路将两部分连成一个整体。Y1Yr：时序电路中的激励时序电路中的激励信号，它是确定电路信号，它是确定电路下一时刻状态下一时刻状态(即次态即次态)的函的函数

5、，通常称为激励函数。数，通常称为激励函数。10时序逻辑电路的一般结构存储电路存储电路x1xnZ1Zmys y1 Y1 Yr CP由组合电路和存储电路两部分组成，通过反馈回路将两部分连成一个整体。CP：时钟脉冲信号，用来确时钟脉冲信号，用来确定电路状态转换时刻，定电路状态转换时刻， 并实现等状态时间并实现等状态时间(只在同只在同步时序电路中存在步时序电路中存在)。11时序逻辑电路的特征 电路由组合电路和存储电路组成，具有对过去输入进行记忆的功能； 电路中包含反馈回路，通过反馈使电路功能与“时序”相关； 电路的输出由电路当时的输入和状态(过去的输入)共同决定。12同步时序逻辑电路的定义 电路中的存

6、储器件为时钟控制触发器，各触发器共用同一时钟信号，即电路中各触发器状态的转换时刻在同一时钟信号控制下同步发生。 若把某个时钟脉冲到来之前电路所处的状态作为现态，则该时钟脉冲作用后的电路的状态便称为次态，前一个脉冲的次态即后一个脉冲的现态。13同步时序逻辑电路的分类 Mealy型 Moore型14Mealy型 若时序逻辑电路的输出是电路输入和状态的函数，则称为Mealy型时序逻辑电路。15Moore型 若时序逻辑电路的输出仅仅是电路状态的函数，则称为Moore型时序逻辑电路。若一个时序逻辑电路没有专门的外部输出信号而是电路状态作为输出，则可视为Moore型电路的特殊情况。16同步时序电路的描述方

7、法 状态表 状态图17状态表 是一种反映同步时序电路的输出Z、次态yn+1和电路输入X、现态y之间关系的表格。它能够完全描述同步时序逻辑电路在输入时序信号作用下的状态转移关系及相应的输出响应。 作状态表时，在表格的左边上到下列出电路的全部状态；在表格的上边从左到右列出一位输入的全部取值组合。18两种状态表 对于Mealy型表格的中间列出不同状态在不同输入取值组合下的次态和输出。对于Moore型电路，由于输出仅于状态直接相关，所以在表格中单独作为一列。Mealy型状态表格式现态次态/输出输入Xyyn+1/ZMoore型状态表格式现态次态输出输入Xyyn+1Z19状态图 是一种反映同步时序逻辑电路

8、状态转换规律及相应输入、输出取值关系的有向图。图中圆圈表示电路的状态，连接圆圈的有向线段表示状态的转换关系，箭头的起点表示现态，终点表示次态。20两种状态图 Mealy型电路状态图的形式如下图a所示。图中，在有向箭头的旁边标出发生该转换的输入条件以及在该输入和现态下的相应输出。 Moore型电路状态图的形式如下图b所示，除了把电路输出标在圆圈内的状态右下方之外，其他和Mealy型电路相同。21大纲 4.1 同步时序逻辑电路模型同步时序逻辑电路模型 4.2 触发器触发器 4.3 同步时序逻辑电路分析同步时序逻辑电路分析 4.4 同步时序逻辑电路设计同步时序逻辑电路设计 4.5同步时序逻辑电路设计

9、举例同步时序逻辑电路设计举例224.2 触发器触发器 4.2.0 概述概述 4.2.1 RS触发器触发器 4.2.2 D触发器触发器 4.2.3 JK触发器触发器 4.2.4 T触发器触发器23触发器定义及功能 触发器是一种具有记忆功能的电子器件。触发器是一种具有记忆功能的电子器件。就其结构而言，都是由逻辑门加上适当的就其结构而言，都是由逻辑门加上适当的反馈线耦合而成。反馈线耦合而成。 触发器能用来存储一位二进制信息。触发器能用来存储一位二进制信息。24触发器的特点 有两个互补的输出端 Q 和 。 有两个稳定状态。通常将 Q = 1和 = 0 称为“1”状态，而把Q = 0和 = 1称为“0”

10、 状态。当输入信号不发生变化时，触发器状态稳定不变。 在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。QQQ25现态与次态 现态:输入信号作用前的状态。记作 Qn 和 , 一般简记为Q和 次态:输入信号作用后的状态，记作 Qn+1和nQQ1nQ26九要素 逻辑符号 电路图 工作原理 功能表 状态表 状态图 特征方程 激励表 时序图274.2.1 RS触发器触发器 基本R-S触发器 时钟控制R-S触发器28基本R-S触发器的定义 基本R-S触发器是直接复位置位触发器的简称，由于它是构成各种功能触发器的基本部件，有时也称为锁存器。29基本R-S触发器的特点 基本R-S触发器的优

11、点是结构简单。 不仅可作为记忆元件独立使用，而且由于它具有直接复位、置位功能，因而被作为各种性能完善的触发器的基本组成部分。 由于R、S之间的约束关系，以及不能进行定时控制，使它的使用受到一定限制。30基本R-S触发器的分类 用或非门构成的基本R-S触发器 用与非门构成的基本R-S触发器31用或非门构成的基本R-S触发器 由两个或非门交叉耦合组成，其逻辑图和逻辑符号分别如图(a)和图(b)所示。该电路的输入是正脉冲或高电平有效，故逻辑符号的输入端未加小圆圈。32逻辑功能 下表给出了由或非门构成的R-S触发器的逻辑功能。R SQn+1功能说明0 00 11 01 1Q10d不变置 1置 0不定基

12、本R-S触发器功能表次态方程和约束方程如下： (次态方程)R S = 0(约束方程)QRSQn133用与非门构成的基本R-S触发器 由两个与非门交叉耦合构成，其逻辑图和逻辑符号分别如下图 (a)和(b)所示。 R称为置0端或者复位端，S称为置1端或置位端；逻辑符号输入端加的小圆圈表示低电平或负脉冲有效。34工作原理状态不变状态不变置置1,S称为置数端称为置数端置置0,R称为清零端称为清零端不允许不允许10, 10, 1, 1) 1 (11nnQQQQSR、则、若01, 0111nnQQQQ、则、若10, 1, 0)3(11nnQQSR、则01, 0, 1)2(11nnQQSR、则11, 0,

13、0)4(11nnQQSR、则35逻辑功能及其描述 与非门构成的基本R-S触发器功能表。表中d表示触发器次态不确定。该表又称为次态真值表。R SQn+1功能说明0 0d不允许0 10置01 01置11 1Qn保持36状态表及状态图 Q Qn n Q Qn+1n+1RS=00RS=00RS=01RS=01RS=11RS=11RS=10RS=10 0 0 d d 0 0 0 0 1 1 1 1 d d 0 0 1 1 1 1状态表状态图011 1 RS=1001 37次态方程和约束方程 若把触发器次态 Qn+1表示成现态Q和输入R、S的函数，则卡诺图如下：因为R、S不允许同时为0，所以输入必须满足约

14、束条件：R + S = 1 (约束方程)用卡诺图化简后，可得到该触发器的次态方程： RQSQn138激励表 Q Qn nQQn+1n+1 R S R S 0 0 0 0 d 1 d 1 0 1 0 1 1 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 1 d 1 d39波形图 反映触发器输入信号取值和状态之间对应关系的图形称为波形图。RSQQ置1置0置1置1置1保持不允许40时钟控制R-S触发器 时钟控制R-S触发器的逻辑图和逻辑符号如图(a)、（b）所示。与非门G1、G2构成基本R-S触发器；与非门G3、G4组成控制电路，通常称为控制门。41工作原理 当时钟脉冲没有到来（即C=

15、0）时，不管R、S端为何值，两个控制门的输出均为1，触发器状态保持不变。 当时钟脉冲到来（即C=1）时，输入端R、S的值 可以通过控制门作用于上面的基本R-S触发器。42具体过程 R=0, S=0：控制门G3、G4的输出均为1，触发器状态保持不变； R=0, S=1：控制门G3、G4的输出分别为1和0，触发器状态置成1状态； R=1, S=0：控制门G3、G4的输出分别为0和1，触发器状态置成0状态； R=1，S=1：控制门G3、G4的输出均为0，触发器状态不确定，这是不允许的。43功能表 时钟控制R-S触发器的工作过程是由时钟信号C和输入信号R、S共同作用的；时钟C控制转换时间，输入R和S确

16、定转换后的状态。 R S R S Q Qn+1n+1功能说明功能说明0 00 0Q Qn n保持保持0 10 11 1置置1 11 01 00 0置置0 01 11 1d d不允许不允许44状态表及状态图 Qn Qn+1RS=00RS=01RS=11RS=10 0 0 1 d 0 1 1 1 d 0状态表状态表状态图状态图010/0/01/10/45次态卡诺图及方程次态次态Q Qn+1n+1的卡诺图的卡诺图约束条件 01SRQRSQnn次态次态方程方程 Qn00011110001d0111d0RS46激励表QnQn+1 R S0 0 d 00 1 0 11 0 1 01 1 0 d47波形图C

17、 PRSQQ不变不变不变不变不变不变置1置0置1置0不变48空翻问题 “空翻”是指在同一个时钟脉冲作用期间触发器状态发生两次或两次以上变化的现象。 因为在时钟脉冲作用期间，输入信号直接控制着触发器状态的变化。即当时钟C为1时，输入信号R、S发生变化，触发器状态会跟着变化，从而使得一个时钟脉冲作用期间引起多次翻转。 改进触发器的电路结构。如：主从R-S触发器。49主从RS触发器 Q CP R S 从触 发器 & & & & 1 Q Q Q SD 主触 发器 & & & & RD (a) (a) 逻辑电路逻辑电路(b) (b) 逻辑符

18、号逻辑符号 504.2.2 D触发器触发器 对时钟控制R-S触发器的控制电路稍加修改，使之变成如下图(a)所示的形式，这样便形成了只有一个输入端的D触发器。其逻辑符号如图 (b)所示。RS51消除不确定现象 修改后，控制电路在时钟脉冲作用期间(C=1时)，将输入信号D转换成一对互补信号送至基本R-S触发器的两个输入端，使基本R-S触发器的两个输入信号只可能是01或者10两种组合，从而消除了状态不确定现象，解决了对输入的约束问题。 52工作原理 当无时钟脉冲作用（即C=0）时，控制电路被封锁，无论D为何值，与非门G3、G4输出均为1，触发器状态保持不变。 当时钟脉冲作用（即C=1 ）时，若D=0

19、，则门G4输出为1，门G3输出为0，触发器状态被置0；若D=1，则门G4输出为0，门G3输出为1，触发器状态被置1。53功能表和状态表状态表状态表 Q Qn n Q Qn+1n+1D=0D=0D=1D=1 0 0 0 0 1 1 1 1 0 0 1 1 DQn+10101D 触发器功能表触发器功能表54状态图及次态方程和激励表DQn1次态方程次态方程 0 1 D=1/ 0/ 0/ 1/ 状态图状态图激励表激励表 Q Qn nQ Qn+1n+1D D0 00 00 00 10 11 11 01 00 01 11 11 155波形图Q QD DCPCP56空翻CPDQ57维持阻塞D触发器逻辑符号逻

20、辑符号次态方程次态方程DQn1DCPDRDSQQ58 CP D Q Q 波形图594.2.3 JK触发器触发器 在时钟控制R-S触发器中增加两条反馈线，将触发器的输出Q和交叉反馈到两个控制门的输入端，并把原来的输入端S改成J，R改成K，即可改进成J-K触发器。 J-K触发器的逻辑图和逻辑符号如下图所示。Q60工作原理无时钟脉冲 (CP=0)时，触发器保持原来状态不变。时钟脉冲作用(CP=1)时，与J、K相关。 J=0,K=0：触发器状态不变。触发器状态不变。 J=0,K=1：若原来处于0状态，触发器保持0状态不变；若原来处于1状态，触发器状态置成0。即JK =01时，触发器次态一定为时，触发器

21、次态一定为0状态。状态。 J=1,K=0：若原来处于0状态，触发器状态置成1；若原来处于1状态，触发器保持1态不变。即JK =10时，触发器次态一定为时，触发器次态一定为1状状态。态。 J=1,K=1：若原来处于0状态，触发器置成1 状态；若原来处于1状态，触发器置成0状态。 即JK =11时，触发器的次态与现态相反。时，触发器的次态与现态相反。61CP=0或CP=1和JK=00 CP=0，G3，G4输出为0，状态不变。要使其状态发生变化需CP=1； CP=1时，JK=00，G3，G4输出为0，保持。62CP=1和JK=01时：1CP10001,1011. 01,0111n311n34nnQQ

22、GQQQQGQQGJK、，输出为时，、，输出为时，输出为置置0 063CP=1和JK=10时：1CP01001,0111, 01,1011n411n43nnQQGQQQQGQQGJK、，输出为时，、，输出为时，输出为置置1 164CP=1和JK=11时：1CP101001,01011, 0,1111n4311n43nnQQGGQQQQGGQQJK、，输出为，输出为时，、，输出为，输出为时，翻转翻转65功能表和状态表功能表功能表J KQn+1功能说明功能说明0 00 11 01 1Q01Q不变不变置置 0置置 1翻转翻转Q Qn n Q Qn+1n+1JK=00JK=00 JK=01JK=01J

23、K=11JK=11JK=10JK=10 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1状态表状态表66状态图及次态方程和激励表QKQJQn1次态方程次态方程 0 1 JK=10，11 01，11 00 01 00 10 状态图状态图激励表激励表 Q Qn nQ Qn+1n+1J KJ K0 00 00 d0 d0 10 11 d1 d1 01 0d 1d 11 11 1d 0d 067波形图CPJKQQ68J-K触发器空翻现象Q QK KJ JCPCP69主从JK触发器G1 G2J K CP G7 主 G8G5 G6 G3 从 G4Q Q1G9Qm Qm&

24、;逻辑符号逻辑符号CPJKQQDRDS70波形图CPJKQ714.2.4 T触发器触发器 T触发器又称为计数触发器。如果把J-K触发器的两个输入端J和K连接起来，并把连接在一起的输入端用符号T表示，就构成了T触发器。相应的逻辑图和逻辑符号分别如图(a)和图(b)所示。72T触发器次态方程及功能表T10Qn+1QQ功能说明功能说明不不 变变翻翻 转转T T触发器功能表触发器功能表T触发器的逻辑功能可直接由J-K触发器的次态方程导出。J-K触发器的次态方程为:将该方程中的J和K均用T代替后，即可得到T触发器的次态方程：根据次态方程，可列出T触发器的功能表如下表所示:QKQJQ1)(nQTQTQ1)

25、(n功能：功能： 当当T=0T=0时，触发器状态保持时，触发器状态保持不变；不变； 当当T=1T=1时，在时钟脉冲作用时，在时钟脉冲作用下状态翻转，相当于一位二进下状态翻转，相当于一位二进制计数器。制计数器。73状态表和状态图状态表状态表 Qn Qn+1 T=0 T=1 0 0 1 1 1 0状态图状态图01T=110074激励表和次态方程QTQTQTQn 1次态方程次态方程激励表激励表Q Qn nQ Qn+1n+1T T0 00 00 00 10 11 11 01 01 11 11 10 075TCPQQ1CPQQT触发器T触发器76大纲 4.1 同步时序逻辑电路模型同步时序逻辑电路模型 4

26、.2 触发器触发器 4.3 同步时序逻辑电路分析同步时序逻辑电路分析 4.4 同步时序逻辑电路设计同步时序逻辑电路设计 4.5同步时序逻辑电路设计举例同步时序逻辑电路设计举例774.3 同步时序逻辑电路分析同步时序逻辑电路分析 就是对一个给定的时序逻辑电路，研究在一系列输入信号作用下，电路将会产生怎样的输出，进而说明该电路的逻辑功能。78分析步骤 (1)根据给定的同步时序电路,写出输出函数和激励函数表达式。 (2)建立状态转移真值表。 (3)作出时序电路的状态表，画出状态图。 (4)用文字和时间图描述电路的逻辑功能。79示例一 分析如图所示电路,说明电路逻辑功能。 80第一步 写出输出函数表达

27、式和激励函数表达式：1212122111yyxyyxZyxKJKJ81第二步 建立状态转移真值表：y2(n+1) y1 (n+1) 0 11 01 10 01 10 00 11 00 0 1 11 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 11 1 1 10 0 1 10 00 11 01 1 0 00 11 01 100001111J2 K2 J1 K1次 态激励函数现态y2 y1输入x00011000Z82第三步 作出时序电路的状态表，画出状态图：现 态y2 y1次态 y2(n+1) y1 (n+1) /ZX=0X=1 0 0 0 1 1 0 1 1 0/01

28、/00/00/00/11/01/01/183第四步84示例二 分析如图所示电路,说明电路逻辑功能85简要分析 该电路的存储电路是两个J-K触发器，组合电路是一个异或门，电路的输入为x，电路的状态(即触发器状态)用y2、y1表示。该电路 的状态变量就是电路的输出，因此，它属于Moore型电路的特例。86第一步 由逻辑电路图可知，各触发器的激励函数表达式为:J1 = K1 = 1J2 = K2 = xy187输入x现态y2 y1激励函数次 态J2 K2 J1 K1y2(n+1) y1 (n+1) 000011110 00 11 01 1 0 00 11 01 10 0 1 11 1 1 1 0 0

29、 1 1 1 1 1 1 1 1 1 1 0 0 1 11 1 1 10 0 1 10 11 01 10 01 10 00 11 0第二步88次态真值表的填写方法。89第三步现现 态态y y2 2 y y1 1次态次态 y y2 2(n+1)(n+1) y y1 1 (n+1)(n+1) X=0X=0X=1X=1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 090第四步 由状态图可以看出给定的电路是一个2位二进制可逆计数器 当输入x=0时，可逆计数器进

30、行加法计数，其计数时序为： 0001101100 当输入x=1时，可逆计数器进行减法计数，其计数时序为：001110010091例三 分析如图所示电路,说明其逻辑功能。92分析 该电路的存储电路由两个D触发器构成，组合电路包括一个与门和一个或非门。电路有一个输入X和一个输出Z。输出Z和输入X及电路状态均有直接联系，因此属于Mealy型。93第一步 根据上图，列出各触发器的激励函数表达式：12122)(yyXyyXD12yyXZXD 194第二步 列出电路次态真值表：输 入x现态y2 y1激励变量D2 D1次 态y2n+1 y1n+1 000011110 00 11 01 10 00 11 01

31、 10 01 00 00 00 10 10 1 0 10 01 00 00 00 10 10 10 195第三步 作出状态表和状态图：现 态y2 y1次态 y2(n+1) y1 (n+1) /ZX=0X=1 0 0 0 1 1 1 1 0 000 100 000 000 010 010 010 01196第四步设电路初态为“00”，输入x为脉冲信号，其输入序列为010110100。根据状态图可作出电路的状态响应序列和输出响应序列如下： CP： 1 2 3 4 5 6 7 8 9 x： 0 1 0 1 1 0 1 0 0 y2： 0 0 0 1 0 0 1 0 1 y1 ： 0 0 1 0 1

32、1 0 1 0y2（n+1）：0 0 1 0 0 1 0 1 0y1（n+1）：0 1 0 1 1 0 1 0 0 Z ：0 0 0 1 0 0 1 0 097作出时间图由时间图可以看出，一旦输入x出现信号“101”，输出Z便产生一个相应的1，在其他情况下输出Z为0。因此，该时序电路是一个“101”序列检测器。98例四 分析如图所示电路,说明其逻辑功能。99简要分析 该电路的存储电路为该电路的存储电路为J-K触发器，组合电路触发器，组合电路由门电路构成，电路有两个输入端由门电路构成，电路有两个输入端x1和和x2，一个输出端一个输出端Z。输出。输出Z与输入和状态有直接与输入和状态有直接关系，属于

33、关系，属于Mealy型电路。型电路。100第一步 由逻辑电路图可知，该触发器的输出函数由逻辑电路图可知，该触发器的输出函数的表达式为：的表达式为：yXXZ2121XXJ21XXK101第二步 把激励函数表达式代入触发器的次态方程，得到电路的次态方程组。该电路的存储电路只有一个触发器，因此电路只有一个次态方程。根据J-K触发器的次态方程和电路的激励函数表达式，可导出电路的次态方程如下：yxyxxxyxyxyxxyxxyxxykyJ212121212121)(102第三步 作出该电路的状态表和状态图现现 态态y y次态次态 / /输出输出( (y y(n+1)(n+1)/ Z)/ Z)X X1 1

34、 X X2 2 =00=00X X1 1 X X2 2 =01=01X X1 1 X X2 2 =11=11X X1 1 X X2 2 =10=100 01 10 00 00 01 1 0 01 11 10 01 10 0 1 11 10 01 1 1 10 0 103第四步 设初态为“0”，输入x1为00110110，输入x2为01011100，可作出电路的输出状态响应序列如下：时钟节拍：1 2 3 4 5 6 7 8输入x1 ： 0 0 1 1 0 1 1 0输入x2 ： 0 1 0 1 1 1 0 0状态y： “0” 0 0 0 1 1 1 1输出Z： 0 1 1 0 0 1 0 110

35、4时间图105功能描述 由时间图中的0、1符号可以看出，该电路实现了串行加法器的功能。其中x1为被加数， x2为加数，它们按照先低位后高位的顺序串行地加到相应的输入端。每位加产生的进位由触发器保存下来参加下一位相加，输出Z为和数，也是从低位到高位串行地输出的。106大纲 4.1 同步时序逻辑电路模型同步时序逻辑电路模型 4.2 触发器触发器 4.3 同步时序逻辑电路分析同步时序逻辑电路分析 4.4 同步时序逻辑电路设计同步时序逻辑电路设计 4.5同步时序逻辑电路设计举例同步时序逻辑电路设计举例1074.4 同步时序逻辑电路设计同步时序逻辑电路设计 4.4.1 建立原始状态图和状态表建立原始状态

36、图和状态表 4.4.2 状态化简状态化简 4.4.3 状态编码状态编码 4.4.4 确定激励函数和输出函数确定激励函数和输出函数 4.4.5 画逻辑电路图画逻辑电路图108设计步骤109建立原始状态图和状态表 确定电路模型 设立初始状态 根据需要记忆的信息增加新的状态 确定各时刻电路的输出110示例一 某模5加1和加2计数器有一个输入x和一个输出Z。输入x为加1、加2控制信号，当x=0时，计数器在时钟脉冲作用下进行加1计数；当x=1时，计数器在时钟脉冲作用下进行加2计数。当电路计满5个状态后，输出Z产生一个1信号作为进位输出，平时Z输出为0。试建立该计数器的Mealy型原始状态图和状态表。11

37、1示例一解答 假设模5计数器的5个状态分别用0、l、2、3、4表示，其中0为初始状态。根据题意可作出原始状态图如右图所示，相应的原始状态表如右表所示。 输入输入状态状态X=0X=0X=1X=10 01/01/02/02/01 12/02/03/03/02 23/03/04/04/03 34/04/00/10/14 40/10/11/11/1112示例二 某序列检测器有一个输入端x和一个输出端Z。输入端x输入一串随机的二进制代码，当输入序列中出现011时，输出Z产生一个1输出，平时Z输出0。典型输入、输出序列如下。 输入x： l 0 1 0 1 1 1 0 0 1 1 0 输出Z： 0 0 0

38、0 0 1 0 0 0 0 1 0 试作出该序列检测器的原始状态图和原始状态表。113示例二解答 设电路的初始状态为A。当处在初始状态下电路输入为0时，输出Z为0，由于输入0是序列“011”中的第一个信号，所以应该用一个状态将它记住，假定用状态B记住收到了第一个0，则在状态A输入0时应转向状态B；当处在初始状态A电路输入为1时，输出Z为0，由于输入1不是序列“011”的第一个信号，故不需要记住，可令其停留在状态A。该转换关系如图(a)所示。114示例二解答 当电路处于状态B时，若输入x为0，则它不是序列“011”的第二个信号，但仍可作为序列中的第一个信号，故可令电路输出为0，停留在状态B；若输

39、入x为1，则意味着收到了序列“011”的前面两位01，可用一个新的状态C将它记住，故此时电路输出为0，转向状态C。部分状态图如图(b)所示。115示例二解答 当电路处于状态C时，若输入x为0，则收到的连续3位代码为010，不是关心的序列011，但此时输入的0依然可以作为序列的第一个信号，故此时应输出0，转向状态B；若输入x为1，则表示收到了序列011，可用一个新的状态D记住，此时应输出1，转向状态D。部分状态图如图(c)所示。116示例二解答 当电路处于状态D时，若输入x为0，则应输出0，转向状态B；若输入x为l，则应输出0，转向状态A。至此，得到了该序列检测器完整的Mealy型状态图，如图(

40、d)所示。相应的原始状态表如右所示。 117示例二状态图 在建立序列检测器的原始状态图时，可以先根据序列中要记忆的信息设立好每一个状态，并建立起当输入信号正好按指定序列变化时各状态的相互关系；然后再确定每个状态下输入出现不同取值时的输出和状态转移方向，即可得到一个完整的状态图。118示例三 设计一个用于引爆控制的同步时序电路，该电路有一个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆，则从x连续输入4个1信号(不被0间断)，电路收到第四个1后在输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被炸毁。试建立该电路的Mealy型状态图和状态表。119示例三解答 该电路实际上是一个用

41、于特殊场所的“1111”序列检测器。它与一般序列检测器有两点不同。一是输入带有约束条件，即一旦输入出现1，则一定是不被0间断的连续4个l；二是收到4个1后产生的引爆信号，同时使电路毁，故此时不再存在次态问题。120示例三解答 设状态A表示电路初始状态，状态B表示收到了第一个1输入，状态C表示收到了连续2个1输入，状态D表示收到了连续3个1输入。 根据题意，A状态下x为1时，输出为0转向状态B；B状态下x为1时，输出为0转向状态C；C状态下x为1时，输出为0转向状态D；而D状态下x为1时，输出为1，次态随意(实际上已不存在次态)。 其次，A状态下x为0时，可令输出为0，停留在状态A，而B、C、D

42、这3个状态下由于x不会为0，故可令输出和次态作为无关处理。121状态图及状态表 输入输入状态状态X=0X=0X=1X=1A AA/0A/0B/0B/0B Bd/dd/dC/0C/0C Cd/dd/dD/0D/0D Dd/dd/dd/1d/1 据此，可得到该电路的Mealy型原始状态图如下图所示，原始状态表如下表所示。图表中用“d”表示不确定次态或不确定输出。122状态化简 消去多余状态 最小化状态表 状态数最少 满足逻辑命题全部要求123状态化简方法分类 观察法 隐含表法124状态表分类 完全确定状态表 不完全确定状态表125等效状态和等效类 假设状态Si和Sj是完全确定状态表中的两个状态，如

43、果对于所有可能的输入序列，分别从Si和Sj出发，所得到的输出响应序列完全相同，则状态Si和Sj是等效的，记作(Si，Sj)，或者说，状态Si和Sj是等效对。126 即假若S1和S2等效，S2和S3等效，那么，一定有S1和S3等效。 记作 (S1，S2)，(S2，S3)(S1，S3)127等效类 所谓等效类是指由若干彼此等效的状态构成的集合。在一个等效类中的任意两个状态都是等效的。根据等效状态的传递性，可以从等效对中寻找出等效类。 例如，由(S1，S2)和(S2，S3)可以推出(S1，S3)，进而可知S1、S2、S3属于同一等效类，记作 (S1，S2)，(S2，S3)S1，S2，S3。128最大

44、等效类 如果一个等效类不是任何其他等效类的子集，则该等效类称为最大等效类。 原始状态表的化简过程，就是寻找最大等效类，然后将每个最大等效类中的所有状态合并为一个新的状态，从而得到最小化状态表的过程。简化后的状态数等于最大等效类的个数。129隐含表化简步骤 作隐含表 寻找等效状态对 确定最大等效类 合并最大等效类中的状态130示例一 化简所示原始状态表化简所示原始状态表 输入输入状态状态X=0X=0X=1X=1A AC/0C/0B/1B/1B BF/0F/0A/1A/1C CF/0F/0G/0G/0D DD/1D/1E/0E/0E EC/0C/0E/1E/1F FC/0C/0G/0G/0G GC

45、/1C/1D/0D/0131 由于原始状态表中有A-G共7个状态，所以隐含表的横向和纵向各有6个方格。纵向从上到下依次为B-G，横向从左到右依次为AF。表中每个方格代表一个状态对，如左上角的方格代表状态对A和B，右下角的方格代表状态对F和G。第一步:作隐含表B BC CD DE EF FG GA AB BC CD DE EF F132第二步:寻找等效对 首先进行顺序比较，根据等效状态的判断标准，依次检查每个状态对，可得到顺序比较结果如下页图所示。 例如，状态表中C和F满足状态等效条件，所以，在隐含表的相应方格内填入“”；状态A和C不满足等效条件，故在隐含表的相应方格内填入“”；状态A和E虽然满

46、足输出相同这个条件，但它们的次态在x=1时为B和E，由于当前尚不能确定B和E是否等效，因此，将BE填人相应方格中。133比较结果 输入输入状态状态X=0X=0X=1X=1A AC/0C/0B/1B/1B BF/0F/0A/1A/1C CF/0F/0G/0G/0D DD/1D/1E/0E/0E EC/0C/0E/1E/1F FC/0C/0G/0G/0G GC/1C/1D/0D/0B BCFCFC C D D E EBEBEAEAEC CF FF F G G CDCDDEDEA A B B C C D D E E F F根据输出根据输出7 7个状态分成个状态分成3 3组：组：CC，FFAA，B B

47、，EEDD，GG组内状态才有可能等效。组内状态才有可能等效。134关联比较BCFCDEBEAECFFGCDDEABCDEFAEBECF 135关联比较结果 状态D、C对应的方格中含有CD和DE，而状态C、D对应的方格已标以“X”号，这表明状态C和D不等效。因此，可以判断状态D和G不等效，它所对应的方格应增加记号“”。 由图的隐含表可知，原始状态表中的7个状态共有四个等效对： (A，B)，(A，E)，(B，E)，(C，F)。BCFC D EBEAECF F G CDDE ABCDEF136求出最大等效类 由所得到的四个等效对可知，等效对(A，B)，(A，E)， (B，E)构成一个最大等效类A，B

48、，E。 等效对(C，F)不包含在任何其他等效类中，所以，它也是一个最大等效类。其次，状态D和G不和任何其他状态等效，故它们各自构成一个最大等效类。由此可见，原始状态表中的7个状态共构成四个最大等效类，分别表示如下： A，B，E，C，F，D，G137作出最小化状态表 将最大等效类A，B，E、C，F、D、G分别用新的字母a、b、c、d表示，并代入比较结果所示状态表中，即可得到化简后的最小化状态表如下表所示。 输入状态X=0X=1ab/0a/1bb/0d/0cc/1a/0db/1c/0138不完全确定状态表的化简 不完全确定状态表中存在不确定的次态或输出。 不完全确定状态表的化简是建立在相容状态基础

49、上的。139相容状态 假定状态Si和Sj是不完全确定状态表中的两个状态，如果对于所有的有效输入序列，分别从状态Si和SJ出发，所得到的输出响应序列(除不确定的那些位之外)是完全相同的，那么，状态Si和Sj是相容的，或者说状态Si和Sj是相容对，记作(Si，Sj)。 输入序列所得到的状态响应序列除最后一个次态外，其他次态都是确定的，那么这个输入序列对状态S是有效的。 有效输入序列是指有效输入序列的长度和结构是任意的。140相容的条件 假定状态Si和Sj是不完全确定状态表中的两个现态，那么，状态Si和Sj相容的条件，可归纳为在一位输入的各种取值组合下满足如下两条。 第一:它们的输出完全相同， 或者

50、其中的一个(或两个) 输出不确定。 第二:它们的次态属于下列情况之一： a次态相同； b次态交错或为各自的现态； c次态循环或为相容对； d其中的一个(或两个)为不确定状态。141相容状态不具有传递性 即不能由S1和S2相容、S2和S3相容，推出S1和S3也相容。 因为判断两个状态是否相容时，对于不给定的输出和不给定的次态可以随意指定的缘故。142相容类 相容类是由彼此相容的状态构成的集合。处于同一相容类中的所有状态之间都是两两相容的。 例如，若有相容对(S1，S2)、(S2，S3)和(S1，S3)，则可构成相容类S1，S2，S3。143最大相容类 若一个相容类不是任何其他相容类的子集，则该相

51、容类称为最大相容类。由于相容状态无传递性，所以，同一原始状态表的各最大相容类之间可能存在相同状态，即同一状态可能出现在不同的最大相容类中。144不完全确定状态表的化简步骤 作隐含表。作隐含表。 利用状态合并图，求出最大相容类。利用状态合并图，求出最大相容类。 利用闭覆盖表，求最小闭覆盖。利用闭覆盖表，求最小闭覆盖。 作出最小化状态表。作出最小化状态表。145作隐含表寻找相容状态对 首先依次判别每个状态对的相容关系，并将判断结果标注到隐含表中。 若某个状态对相容，则在相应方格中填入“”；若某个状态对是不相容的，则在相应方格中填入“”； 若两个状态的输出相同(或者不确定)，而其次态尚不能直接确定是

52、否相容，则在相应方格中填入与之相关的次态对。146关联比较 在顺序比较完成后，可利用已建立的隐含表继续追踪待确定的状态，即进行关联比较。 如果与之关联的次态对都是相容的，则原状态对是相容的；只要某方格中填入的次态对中有一对不相容，则该方格所对应的状态对不相容，在该方格中填人标记“”。 逐个检查，直至判断出所有状态对相容或不相容为止，即可列出原始状态表中的全部相容对。 147求最大相容类 为了方便地找到最大相容类，可以借助于状态合并图。 状态合并图是一种将不完全确定状态表的状态，以“点”的形式均匀地绘在圆周上，然后把所有相容对都用线段连接起来而得到的图。在这种图中，圆周上的点表示状态， 点与点之

53、间的连线表示两状态之间的相容关系， 所有点之间都有连线的多边形就构成一个最大相容类。148求最小闭覆盖 这一步与化简完全确定状态表差别较大。要想求出不完全给定状态表的最小化状态表，必须从最大相容类(或相容类)中选出一个相容类的集合，该相容类集合必须满足以下3个条件： 覆盖性，即所选相容类集合应包含原始状态表的全部状态。 最小性，即所选相容类集合中相容类个数应最少。 闭合性，即所选相容类集合中的任一相容类，在原始状态表中任一输入条件下产生的次态应该属于该集合中的某一个相容类。 149最小闭覆盖 同时具备最小、闭合和覆盖3个条件的相容类(包括最大相容类)集合，称为最小闭覆盖。150闭覆盖表 所谓闭

54、覆盖表是指反映闭合和覆盖这两个性质的表，该表包括两部分，一部分反映相容类集合的状态覆盖情况，另一部分反映相容类的闭合关系。 闭覆盖表的画法是：在表的左边自上而下列出所选相容类，表的中间覆盖部分自左到右列出全部状态，表的右边闭合部列出各相容类在输入各种取值组合下的次态组合。必须指出，这里所说的相容类包括最大相容类和它们的子类。151最大相容类状态合并图示例 3个、4个和5个状态的最大相容类状态合并图。152作出最小化状态表 选出一个最小闭覆盖之后，将最小闭覆盖中的每个相容类用一个新的状态符号表示，再将其代人原始状态表中，即可得到与原始状态表功能相同的最小化状态表。153例4.8(Page 121) 化简如表所示的状态表:现态次态输出X=0X=1ABD0BBD