处理器的外部特性

1、处理器的外部特性教学提示：计算机的核心是CPU也就是微处理器，微处理器是如何工作的？微处理器在工作过程中，将发出什么样的信号？又将接收什么样的信号？各种信号之间的时序关系是怎样的？微处理器与存储器和I/O设备的电路连接是怎样的？这些问题将在本章中得到解决。教学要求：在本章的学习过程中，读者需要重点掌握CPU的操作时序关系，还要理解CPU引脚的作用，很好地掌握系统总线的形成。4.1 8086的引脚信号和总线形成CPU是微机的核心。Intel公司设计和生产的CPU一直占据市场主流。从8086 CPU开始Intel系列的CPU采用向下兼容的策略，每一种新的CPU都对原有的系列产品保持兼容，从而使此前

2、的软件都能够继续运行。4.1.1 8086的指令周期、总线周期和时钟周期在前面的章节中，我们知道8088/8086 CPU可以执行很多指令，这些指令有的执行时所需的时间比较长，比如MUL Word ptrBX指令；也有些指令执行时间很短，比如INC AL指令。概念：我们把指令的执行时间叫做指令周期。指令周期是包括取指令和执行完该指令所需的全部时间。一个指令周期通常是由若干个总线周期构成，这是因为在指令执行过程中需要取得指令和传送数据的协调工作，就需要CPU的总线接口部件执行一个总线周期。概念：通过外部总线对存储器或I/O端口进行一次读/写操作的过程称为总线周期。在8086中，一个最基本的总线周

3、期由4个时钟周期组成，时钟周期是CPU的基本时间计量单位，它由计算机主频决定。如8086的主频为10MHz，一个时钟周期就是100ns。概念：时钟周期是系统提供给CPU的时钟信号的周期，它等于时钟信号频率的倒数。在一个最基本的总线周期中，常将4个时钟周期分别称为4个状态，即T1状态、T2状态、T3状态、T4状态。4.1.2 8088/8086的两种组态模式为了尽可能适应各种各样的使用场合，在设计8088/8086 CPU芯片时，使它们可以在两种模式下工作，即最小模式和最大模式。 概念：最小模式，就是在系统中只有8088/8086一个处理器，而所有的总线控制信号都由8088/8086直接产生，因

4、此系统中的总线控制电路被减到最少。 概念：最大模式，就是系统中有两个或多个微处理器，其中有一个是主处理器8088/8086，其他的处理器称为协处理器。这时系统需要的各种控制信号多数由8288芯片发出。 常用于和8088/8086配合的协处理器有两个，一个是数值运算协处理器8087，一个是输入/输出协处理器8089。8087是一种专用于数值运算的处理器，它能实现多种类型的数值操作。8089有一套专门用于输入操作的指令系统，可以直接为输入/输出设备服务，使8088/8086不再承担这类工作。所以系统中增加协处理器8089后，会提高主处理器的效率，尤其是在输入输出频繁的场合。8088/8086的工作

5、模式完全是由硬件决定的。8086的引脚信号图如图4.1所示(8088与之类似，在此就不特别介绍了)。图4.1 8086引脚信号图注：括号内为最大模式时的引脚名。首先介绍一下与工作模式无关的相关引脚。1. AD15AD0(Address/Data)：地址/数据复用引脚(双向、三态)采用分时的多路转换方法来实现对地址线和数据线的复用。作为复用引脚，在总线周期的T1状态用来输出要访问的存储器或I/O端口地址，在其他状态，则用来传送数据。在DMA方式时，这些引线被浮置为高阻状态。2. A19/S6A16/S3(Address/Status)：地址/状态复用引脚(输出、三态)在总线周期的T1状态，这些引

6、线表示为最高4位的地址线，在总线周期的其他T状态，这些引脚用作提供状态信息，同样需要地址锁存器对T1状态出现的最高4位地址加以锁存。状态信息S6总是为低电平，S5反映当前中断允许标志的状态。S4与S3一起指示当前那一个段寄存器被使用(具体内容见表4-1)。在DMA方式时，这些引线被浮置为高阻。表4-1 S4与S3的代码组合及对应的含义S4S3含 义00当前正在使用ES01当前正在使用SS10当前正在使用CS或未用任何段寄存器11当前正在使用DS3. NMI(Non-Maskable Interrupt)：非屏蔽中断输入信号非屏蔽中断请求信号，为一个边缘触发信号，不能用软件加以屏蔽。只要在NMI

7、线上出现由低到高的变化信号，则CPU就会在结束当前指令后，执行对应于中断类型号为2的非屏蔽中断处理程序。4. INTR(Interrupt Request)：可屏蔽中断请求信号(输入)高电平有效。CPU在执行每条指令的最后一个T状态时，去采样INTR信号，若发现有效，而中断允许标志IF为1，则CPU在结束当前指令周期后响应中断请求，执行中断处理程序。BHEBHEBHEBHEBHEBHEMX/S7(Bus High Enable/Status)：高8位数据总线允许/状态复用信号(输出)在总线周期的第一个T状态，8086在/S7引脚输出表示高8位数据线D15D8上的数据有效；在T2状态、T3状态、

8、T4状态及TW状态，/S7引脚输出状态信号S7。 和 A0结合起来确定连接在总线上的存储器和接口，当前的数据在总线上将以何种格式出现，见表4-2。表4-2 和A0的组合对应的操作A0操 作所用的数据引脚00从偶地址单元开始读写一个字AD15AD001从奇地址单元或端口读写1个字节从奇地址开始读写1个字AD15AD810从偶地址单元或端口读写1个字节AD7AD011无效6. MN/ (输入)为最小/最大模式信号，它决定8088的工作模式。将此引线接电源5V，则8086工作与最小模式，若此引线接地，则8086工作在最大模式。信号，BHERDMMTESTTEST7. (Read)：读信号(输出)当其

9、有效时表示正在对存储器或I/O端口进行读操作。若/IO为低电平，表示读取存储器的数据，若/IO为高电平，表示读取I/O端口的数据。：测试信号(输入)低电平有效。本信号是和等待指令WAIT结合起来使用的。当CPU执行WAIT指令时，CPU处于等待状态，一旦检测到 信号为低，则结束等待状态，继续执行WAIT指令下面的指令。9. READY：准备就绪信号(输入)高电平有效，表示内存或I/O设备准备就绪，马上可进行一次数据传输。CPU在每个总线周期的T3状态开始对READY信号进行采样。如果检测到READY为低电平，则在T3状态之后插入等待状态TW。在TW状态，CPU也对READY进行采样，如READ

10、Y仍为低电平，则会继续插入TW，直到READY变为高电平后，才进入T4状态，完成数据传送过程，从而结束当前总线周期。10. RESET(输入)复位信号，高电平有效，复位时该信号要求维持高电平4个时钟周期，若使初次加电，则高电平信号至少要保持50s，复位信号的到来，将立即结束CPU的当前操作，内部寄存器恢复到初始状态。当RESET信号从高电平回到低电平时，及复位后进入重新启动时，变质型从内存FFFF0H处带式的指令，通常在FFFF0H存放一条无条件转移指令，转移到系统程序的实际入口处。这样只要系统被复位启动，就自动进入系统程序。11. CLK(输入)时钟信号，它为CPU和总线控制电路提供基准时钟

11、，对时钟信号要求：1/3周期为高电平，2/3周期为低电平。8088的标准时钟频率为5MHz。12. GND、VCC地线和电源VCC为电源引线，为+5V电源。引脚为1和20为两条GND线，要求均要接地。8.INTAINTAINTADENRRRR4.1.3 最小组态的引脚定义1. (Interrupt Acknowledge)：中断响应信号(输出)CPU向外输出的中断响应信号，用于对外部设备的中断请求做出响应。信号实际上是位于连续周期中的两个负脉冲，在每个响应周期的T2、T3和TW状态，均为有效。第一个负脉冲通知外设的接口，它发出的中断请求已经得到允许；外设接口收到第二个负脉冲后，往数据总线上放中

12、断类型码，从而CPU便得到了有关此中断请求的详细信息，根据中断向量而转向中断处理程序。 2. ALE(Address Letch Enable)：地址锁存允许信号(输出)高电平有效。在任何总线周期的T1状态，ALE输出有效电平，以表示当前在地址/数据复用总线上输出的是地址信息，地址锁存器将ALE作为锁存信号，对地址进行锁存。 3. (Data Enable)：数据允许信号(输出)在使用8286/8287数据收发器的最小模式系统中，在存储器访问周期，I/O访问周期或中断响应周期，此信号有效，用来作为8286/8287数据收发器的输出允许信号，即允许收发器和系统数据总线进行数据传送。4. DT/(

13、Data Transmit/Receive)：数据发送/接收控制信号(输出)在使用8286/8287数据收发器的最小模式系统中，用DT/来控制数据传送为高电平，进行数据发送，及收发器把数据送系统数据总线；而当DT/为低电平，进行数据接收，及收发器把系统数据总线上的数据读进来了。当CPU处与DMA方式时，此线浮空。/ 方向。DT/MMMWRM5. /IO(Memory/Input and Output)：访问存储器或I/O端口的控制信号(输出)若/IO为高电平，则访问的是I/O端口；若(Write)：写信号(输出)低电平有效。当其有效时表示CPU正在对存储器或I/O端口进行写操作，具体对谁进行写

14、操作，有在DMA方式时，此线被浮置为高阻。7. HOLD(Hold Request)：总线保持请求信号(输入)当系统中CPU之外的总线主设备要求占用总线时，通过HOLD引线向CPU发出高电平的请求信号，如果CPU允许让出总线，则在当前周期的T1状态，向HLDA引线输出一高电平信号作为相应。同时使地址总线、数据总线和相应的控制线处于浮空状态，则总线请求主设备取得了对总线的控制权。一旦总线使用完毕，总线请求主设备让HOLD变为低电平。CPU检测到HOLD为低后，把HLDA也置为低电平，CPU又夺得对总线的控制权。8. HLDA(Hold Acknowledge)：总线保持相应信号高电平有效。当HL

15、DA有效时，表示CPU对总线请求主设备做出相应，用以让出总线。/IO为低电平，则访问的是存储器。 /IO信号决定。本信号在总线周期的T2、T3。TW状态有效。MXBHEBHEDENR4.1.4 最小组态的总线形成应用于单一的微机处理系统，CPU引脚MN/接Vcc，如图4.2所示。 图4.2中，3片8282锁存20位地址信息和，之所以要锁存是鉴于AD15AD0、A19A16/S6S3、/S7都是分时复用线，在T1状态ALE作用下将这些信息锁存以备用，还可以提高地址总线驱动能力。2片8286作为16位数据收发器，由CPU的控制信号 和DT/分别控制8286工作和数据传送方向。 系统控制线由CPU直

16、接提供。 图4.2 8086最小工作模式的典型配置MX4.1.5 最大组态的引脚定义把MN/引脚接地，则系统就出在最大模式下。此时引脚2431具有另外的功能含义，介绍如下。1. QS1、QS0(Instruction Queue Status)：指令队列状态信号(输出)QS1和QS0的组合提供了总线周期前一个T状态中指令队列的状态，允许外部设备跟踪8086内部指令队列状况。QS1和QS0的组合所对应的含义见表4-3。表4-3 QS1，QS0的代码组合和对应的含义QS1QS0指令队列状态信号的含义00无操作01从指令队列的第一个字节中取走代码10队列为空11从指令队列的第一个字节及后续字节中取走

17、代码(Bus Cycle Status)：总线周期状态信号(输出)这3个状态信号的组合用来指示：当前总线周期所执行的操作，属于何种类型的数据传输。在最大模式系统中配置的总线控制器8288，正是利用这3个状态信号来产生一系列控制信号，以实现对I/O端口的读写和对存储器的读写等。的组合及其对应的操作见表4-4。2S1S0S2S1S0SLOCKLOCKLOCK表4-4 总线周期状态对应的操作 操作过程000发中断响应信号001读I/O端口010写I/O端口011暂停100取指令101读指令110写内存111无源状态、都为高电平时表明操作过程即将结束，而另一个新的总线周期尚未开始，这时称为“无源状态”

18、。而在总线周期的最后一个状态，、3. (Lock)总线封锁信号(输出)当本信号为低电平时有效，封锁了系统中别的总线主设备对系统总线的占有。另外，在8086中断响应时，在两个连续响应周期之间，信号变为有效，以防止一个完整的中断过程被外部主设备占用总线而破坏。在DMA操作时，引线端被浮空。中只要有一个信号改变，就表明是下一个新的总线周期开始。RQ0GTRQ1GTRQ0GTRQ1GTRQ0GTRQ1GTMXBHE/,/ (Request/Grant)总线请求/允许信号(输出)除CPU之外的两个协处理器通过这两个引脚发出使用总线请求和接收CPU对总线请求信号的回答信号。类似于最小模式系统中的HOLD和

19、HLDA信号，但/引脚上传送总线请求信号，然后传送允许信号。/的优先级比/4.1.6 最大组态的总线形成应用于多处理器的微机系统，通常以8086/8088 CPU为中心，增设总线控制器8288，一个总线仲裁器8289，还包含其他微处理器(如8287数值协处理器和8289I/O处理机)，CPU引脚MN/接GND。如图4.3所示。 1. 与最小模式系统相同处3片8282锁存20位地址信息和2. 不同处用8288总线控制器，对CPU提供的状态信号信号和控制信号，而不是由CPU提供控制信号，包括ALE、DT/8288总线控制器：8288产生的总线命令是由8086的总线状态信号所决定的，这些信号所产生的

20、总线命令见表4-5。的高。都是双向的，即在同一，2片8286作为16位数据收发器。 译码，产生各种命令和DEN均由8288提供。 图4.3 8086最大工作模式的典型配置2S1S0SINTAIORCIOWCAIOWCMRDCMRDCMWTCAMWC表4-5 状态信号与总线命令信号的对应关系表，总线状态信号CPU状态8288命令000中断状态001读I/O端口010写I/O端口，超前写I/O端口011暂停无100取指令101读存储器110写存储器，超前写存储器111无作用无MRDCIORCMWTCIOWCAMWCMWTCMWTCAIOWCIOWCIOWCINTAINTAR (1) 命令信号： (

21、Memory Read Command)：读存储器命令，此命令有效时，把被选中的存储单元之中的数据读到DB上。 (I/O Read Command)：读I/O端口命令，此命令有效时，把被选中的I/O端口之中的数据输入到DB上。 (Memory Write Command)：写存储器命令，此命令有效时，把DB上的数据写到所选中的存储单元中。 (I/O Write Command)：写I/O端口命令，此命令有效时，把DB上的数据写到所选中的I/O端口中。 (Advanced Memory Write Command)：超前写存储器命令，功能与相同，只是提前一个T状态出现。 (Advanced I/

22、O Write Command)：超前写I/O端口命令，功能与相同，只是提前一个T状态出现。 ：中断响应信号，与最小模式CPU提供的(2) 控制信号ALE、DT/、DEN：与最小模式中CPU发出的相同，仅DEN极性相反。相同。4.2 8086的总线时序所谓总线时序是分析在总线上的各种信号在时间的关系，要想深入学习CPU的工作特性，就需要掌握这部分知识，本节就介绍些内容。4.2.1 最小组态的总线时序指令所执行的操作，可以分为内部操作和外部操作。不同的指令其内、外部操作是不相同的，但这些操作可以分解为一个个总线操作。即总线操作的不同组合，就构成了不同指令的不同操作。CPU为了与存储器或I/O端口

23、进行一个字节的数据交换，需要执行一次总线操作，按数据传输的方向来分，可将总线操作分为读操作和写操作两种类型；按照读/写的不同对象，总线操作又可分为存储器读/写与I/O读/写操作，下面我们就最小模式下的总线操作时序，来进行具体分析。8086总线时序包括以下6个部分：(1) 存储器读周期。(2) 存储器写周期。(3) 输入输出周期。(4) 空转周期。(5) 中断响应周期。(6) 系统复位。下面我们将分别介绍一下存储器和I/O读写及中断响应周期。8086系统总线周期由四个时钟组成(T1T4)，需要时还要加入数量不定的等待周期(Tw)。若在完成一个总线周期后不发生任何总线操作，则填入空闲状态时钟周期(

24、Ti)；若存储器或I/O端口在数据传送中不能以足够快的速度做出响应，则在T3与T4间插入一个或若干个Tw。8086 CPU为了要与存储器及外设端口交换数据，需要执行一个总线周期，这就是总线操作按照数据传输的方向来分，总线操作可以分为总线读操作和写操作。总线读操作就是指CPU从存储器或外设端口读取数据，总线写操作就是指CPU将数据写入存储器或外设端口。1. 存储器读周期一个基本的存储器读周期由4个T状态组成，如图4.4所示。图4.4 典型的8086总线周期序列MMMBHEBHEBHERDRDDEN要从存储器的指定区域读出数据，首先需要由/IO信号来确定是与存储器通信/IO为高电平；当进行I/O端

25、口读操作时，在T1状态，AD15AD0、A19/S6A16/S3输出CPU要读取的存储单元或I/O端口的地址A15A0和地址高位。并在体选信号。在此时8086产生一个地址锁存信号ALE，启动锁存器8282，在ALE信号下降沿将20位地址和在T2状态，A19/S6A16/S3上的地址信号消失，而出现S6S3状态信号。状态S4、S3用来指明哪个段寄存器被使用，这个状态在T3、T4(前半个周期)保持不变。AD15AD0处于高阻状态，为读入数据做准备。在T2期间输出低电平送到选中的存储器或I/O接口。这里要注意，只有被地址信号选中的存储单元或I/O端口，才会被RD信号从中读出数据。与同时CPU在T3状

26、态期间将数据放到数据总线上，在T3结束时，CPU从AD15AD0上读取数据。还是与外设通信。当进行存储器读操作时，/IO为低电平。在整个周期，这两个信号逻辑电平不变。/S7引脚上输出信号，作为奇地址存储器的信号锁存，从而把地址信息和状态信息分开。变成低电平，允许8086数据通过数据收发器8286。若使用的存储器或外设的工作速度较慢，不能满足上述基本时序的要求，则可用一个产生READY信号的电路，使8086在T3状态和T4状态之间插入一个或多个TW状态来等待存储器或I/O端口的数据，如图4.5所示。8086CPU在T3状态开始测试READY引脚信号，若发现READY信号有效，则表示存储器或I/O

27、端口能按时将数据送到数据总线上，T3状态结束后进入T4状态；若测试到READY信号为低电平，则在T3状态结束后，不进入T4状态而插入一个或多个TW状态，在每个TW状态开始，CPU都测试READY引线，只有发现READY为高电平后，才能进入T4状态。在T3和T4状态期间，8086读入总线上的数据，此后在T4状态要从存储器的指定区域读出数据。2. 存储器写周期当8086 CPU进行存储器或I/O端口写操作时，总线进入写操作，也包括4个状态组成，如图4.6所示。图4.5 8086小模式总线读操作时序图4.6 8086小模式总线写操作时序MWRRM总线写操作的时序与总线读操作时序相似，首先也是要由写操

28、作还是I/O端口写操作。其次也是要写入单元地址以及ALE信号。不同的就是写入存储器的数据，在T2状态，AD15AD0发出将要写到存储单元或I/O端口的16位数据，此数据一直保持到T4状态而无高阻状态。从T2T4，引脚输出有效低电平，该信号送到被选中的存储器或I/O接口。DT/数据总线收发器的系统中，将用来控制数据传输方向。如果存储器或I/O端口来不及接收数据，这时候也可以利用READY信号，在T3和T4状态之间插入一个或多个等待周期TW，以保证时间配合，具有TW状态的写入时序和读时序类似，我们不再赘述。3. 输入输出周期8086与外设通信，也即从外设输入数据，或把数据输出给外设的时序，与CPU

29、同存储器之间的通信时序，几乎完全相同，只是4. 空转周期8086只有在CPU于存储器或外设要传送指令或操作时，才能执行如上所述的总线周期，若CPU不执行总线周期，则总线接口执行空转操作。在这些空转周期，CPU在高位地址线上仍然驱动上一个机器周期的状态信息。在这些空转周期，CPU对总线进行空操作，但是CPU内部仍然进行有效地操作。5. 中断响应周期在CPU完成一条指令执行完之后，当外部中断源通过INTR引线向CPU发出中断请求信号时，而且标志寄存器中IF=1时，即CPU处于中断状态，则CPU将响应中断，执行中断程序。CPU对中断响应执行两个连续的中断响应总线周期，如图4.7所示为中断响应时序。/

30、IO信号来表示进行存储器在整个总线周期内保持高电平，表示本总线周期为写周期，在接有/IO信号应为高电平。所以我们就不赘述。图4.7 中断响应时序从8086的中断响应总线周期图中可见，8086的中断响应要用两个总线周期。如果在前一个总线周期中，CPU接收到外界的中断请求信号，而中断允许标志IF正好为1，并且正好一条指令执行完毕，那么，CPU会在当前总线周期和下一个总线周期中，从INTA维持到T4状态的开始。外设接口(一般是中断控制器)收到第二个负脉冲以后，立即把中断类型码送到数据总线的低8位上，通过CPU的地址/数据引脚AD7AD0传输给CPU。在这两个总线期的其他时间，AD7AD0是浮空的。6

31、. 总线保持与响应当系统中有其他的总线主设备请求总线时，向8086 CPU输送请求信号HOLD，HOLD信号若与时钟异步，则在下一个时钟的上升沿同步HOLD信号。如图4.8所示，CPU接收同步的HOLD信号并且允许让出总线，在当前总线周期的T4或空闲状态的T1之后的下一个时钟周期，CPU会发出HLDA信号，从而CPU便将总线让给发出总线保持请求的设备，直到此后这个发出总线保持请求的设备又将HOLD信号变为低电平，CPU才又收回总线控制权。引脚上往外设接口各发一个负脉冲。这两个负脉冲都将从T2一直图4.8 总线保持请求/保持响应时序RDWRINTAMDENR8086 CPU一旦让出总线控制权，便

32、使地址/数据引脚、地址/状态引脚以及控制信号引脚、/IO、及DT/地址总线以及上述控制信号之间就暂时没有关系了，不过，ALE信号引脚不浮空。都处于浮空状态，这样，CPU和数据总线、7. 系统复位8086/8088 CPU的RESET引脚，可以用来启动或复位。当8086在RESET引脚上检测到一个脉冲的正沿，它中止所有的操作，直到RESET引脚信号变低。在这时寄存器被初始化到复位状态，即标志寄存器、指令寄存器、段寄存器清零，CS为FFFFH。复位时序如图4.9所示。图4.9 8086的复位时序2S0SR图中RESET引脚是输入信号，CPU内部是用时钟脉冲来同步外部的复位信号的，所以CPU内部的R

33、ESET信号是在外部RESET信号有效后的时钟上升沿有效的。在复位的时候，代码段寄存器和指令指针分别初始化为FFFFH和0000H，因此8086复位后，重新启动执行的第一条指令，在内存的物理地址为FFFFH*16+0000H=FFFF0H。在复位后，由于标志寄存器置0，使IF=0，处于关中断状态，8086 CPU不能响应可屏蔽的中断请求。因而在系统程序的初始化时，用指令STI使IF=1，以使CPU能够响应可屏蔽中断请求。4.2.2 最大组态的总线时序由于目前微机系统的CPU通常工作在最大组态。这里针对存储器的读写周期来介绍一下关于最大模式的总线时序。1. 读周期读周期由4个周期组成，T1、T2

34、、T3、T4，时序如图4.10所示。图中带星的信号是由总线控制器发出的。过程如下所述。(1) T1时，CPU发出20位地址信息和。8288进行译码，发出ALE信号，地址锁存，同时输出低电平表示读操作。DT/图4.10 8086大模式总线读操作时序2S0SMRDCIORC2S0SMMRDCMWTC (2) T2时，CPU输出状态信号S7S3；总线控制器在T2状态的时钟上升沿处，使DEN信号有效，于是，总线收发器启动；总线控制器还根据的值发出读信号或者(3) T3时，采样READY，当READY有效时，表示所读取的存储器或者外设速度足够快，则在T3状态已经把数据送到数据总线上，于是CPU就可以获得

35、数据。(4) T4时，各信号恢复初态，数据从总线上消失，状态信号引脚S7S3进入高阻状态，而则按照下一个总线周期的操作类型产生电平变化。和最小模式下的总线读操作类似，如果存储器和外设得慢，则需要使用READY信号。在T3状态和T4状态之间插入1个或几个TW状态。2. 写周期当8086 CPU进行存储器或I/O端口写操作时，总线进入写操作，也包括4个状态组成，如图4.11所示。总线写操作的时序与总线读操作时序相似，首先也是要由IO/写操作还是I/O端口写操作。其次也是要写入单元地址以及ALE信号，但读命令换为写。或者输入输出设备端口，去执行存储读操作或者输入输出端口读操作。，送到存储器信号来表示

36、进行存储器图4.11 8086大模式总线写操作时序4.3 微机系统的总线总线是将计算机系统中各个部件连接起来的信息传输通道，通过总线可以传输数据信息、地址信息、各种控制信息和状态信息。一个系统中常常包含了多种类型的总线，按照传输信息的不同可分为数据总线、地址总线和控制总线。总线按照布局范围，总线可分为内部总线、局部总线、系统总线、外部总线。其中内部总线位于CPU内部、用来连接片内运算器和寄存器等各个部件的总线。局部总线位于主板上，连接主板上各个主要部件，且通过扩展槽连接各种适配器。外部总线是微机与外设之间或微机系统之间的通信总线。系统总线是指CPU、主存、I/O(通过I/O接口)设备各大部件的信息传输线。这些部件通常安