EDA设计数字钟实验报告

1、南京理工大学EDA（）实验报告 多功能数字钟姓名：学号：学院：指导教师：时间：2014/11/32014/11/7摘要日益复杂的电子线路使得基于原理图的设计越来越复杂，甚至不切实际。硬件描述语言的诞生，对设计自动化起到了极大的促进和推动作用。Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，实现了从算法级、门级到开关级的多种抽象设计层次的数字系统建模，具有仿真，验证，故障模拟与时序分析等功能。本文利用Verilog HDL语言，采用自顶向下的设计方法设计多功能数字钟，并通过Quartus分块进行了仿真。此程序通过下载到FPGA芯片后,可实现实际的数字钟显示，具有

2、基本的计时显示和设置，时间校正，整点报时，12h/24h转换，闹钟设置和闹铃控制的功能。关键词: FPGA, Verilog HDL, Quartus, EP3C25F324C8，数字钟 AbstractThe development of electronic circuit has grown to be too complicated to be designed base on schematic diagram. The birth of HDL accelerated the development of electronic design automation drastical

3、ly. Verilog HDL is one of the HDL with multiple and strong functions.In this thesis, a complex digital system is designed in the bottom-up way with Verilog HDL and is simulated by Quartus. The function of a digital clock can be realized by downloading the program to FPGA, which includes timing, time

4、-setting, hourly chiming, 12/24transforming, bell-setting and bell-controlling.Keywords: FPGA, Verilog HDL, Quartus, EP3C25F324C8，Digital clock目录摘要Abstract第一章 数字钟设计要求说明第二章 数字钟的设计思路和工作原理第三章 模块的Verilog HDL设计与仿真3.1 计数器模块3.2 基本计时顶层模块3.3 分频模块3.4 整点报时模块3.5闹钟模块3.6 LED数码管显示模块3.7 数字钟顶层模块第四章 FPGA实现第五章 总结5.1 遇

5、到的问题与解决方案5.2 尚存在的不足之处5.3 收获与感悟参考文献第一章 数字钟设计要求说明（一） 数字钟可以正常进行基本的时，分，秒计时功能。（二） 分别由六个数码管显示时分秒的计时。（三） 可以对数字钟的小时和分钟进行校正。（四） 具有整点报时功能，在时钟计时到59分53秒时开始报时，在59分53秒，55秒，57秒时报时频率为500Hz, 59分59秒时报时频率为1kHz。（五） 具有闹钟设定功能，具体到小时和分钟，默认模式下闹钟响一分钟。有按键可以控制闹钟是否发出声响。（六） 可以进行12/24小时转换。（七） 具有重置清零功能。第二章 数字钟的设计思路和工作原理本文中的数字钟设计采用

6、自底向上的设计方法，共分为三层。首先设计基础模块，包括模6,10,12,24,60 计数器模块，系统频率48MHz到2kHz和1kHz分频模块，1kHz到500Hz,250Hz,1Hz的分频模块，整点报时模块，闹钟模块，LED显示模块。然后，用一个顶层模块控制模12,24,60计数器模块构成基本的计时模块；再用一个顶层模块控制两个分频模块，实现分频模块的统一。最后用一个总的顶层电路，统一之前的子模块，实现数字钟的Verilog HDL描述。如下图方框图所示。其工作原理是：由系统晶振产生48MHz的稳定的高频脉冲信号，作为数字钟的时间基准，再经过分频器输出标准秒脉冲。模60计数器作为分钟和秒计数

7、器，秒计数器计满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器由模24计数器计数。计数器的输出送至LED译码显示电路，即可显示时间。计时出现误差时可以用校正电路对小时和分钟进行计数。整点报时电路和闹钟电路为基本计时电路的功能拓展，只有在基本计时模块正常运行的情况下才能运行。第三章 模块的Verilog HDL设计3.1计数器模块3.1.1 模24小时计数器小时计数器的计数规律为00-01-02-03 10-11-12 22-23-00 ，这样就要求在设计时小时计数器的个位和十位均按照8421BCD码计数。程序如下：/counter24.v (BCD计数023)module

8、counter24(CounterH,CounterL,nCR,EN,CP); input CP,nCR,EN; /timing impulse CP,zero clearing singal nCR,enable singal EN output 3:0 CounterH,CounterL; reg 3:0 CounterH,CounterL;/*定义了两个四位Reg型矢量，等效于8个变量(CounterH0、CounterH1、CounterH2、CounterH3），（CounterL0、CounterL1、CounterL2、CounterL3）*/ always(posedge CP

9、 or negedge nCR) /时钟上升沿或清零信号跳变为低电平时，条件为真 begin if(nCR) CounterH,CounterL<= 8'h00; /nCR=0，异步清零else if (EN) CounterH,CounterL<=CounterH,CounterL; /对使能信号无效的处理 else if (CounterH>2)|(CounterL>9)|(CounterH=2)&&(CounterL>=3) CounterH,CounterL<=8'h00; /对小时计时器出错的处理 else if (

10、CounterH=2)&&(CounterL<3) begin CounterH<=CounterH; CounterL<=CounterL+1'b1;end /进行20到23计数 else if (CounterL=9) begin CounterH<=CounterH+1'b1; CounterL<=4'b0000;end /小时十位进位计数 else begin CounterH<=CounterH; CounterL<=CounterL+1'b1;end /小时个位计数 endendmodule3

11、.1.2 模60分钟和秒计数器分和秒计数器的计数规律为00-01- -09-10-11- -58-59-00，可见个位计数器从09计数，十位计数器从05计数。因此可以先分别设计一个十进制计数器和一个六进制计数器模块，然后组合成60进制模块。程序如下：module counter10(Q,nCR,EN,CP);input CP,nCR,EN;output 3:0 Q;reg 3:0 Q; /定义了一个四位Reg型矢量，等效于4个变量(Q0、Q1、Q2、Q3）always (posedge CP or negedge nCR) /时钟上升沿或清零信号跳变为低电平时，条件为真beginif(nCR)

12、 Q<=4'b0000; /nCR=0,计数器被异步清零else if (EN) Q<=Q; /EN=0，使能无效,暂停计数else if (Q=4'b1001) Q<=4'b0000; else Q<=Q+1'b1; /计数器増1计数endendmodulemodule counter6(Q,nCR,EN,CP);input CP,nCR,EN;output 3:0 Q;reg 3:0 Q;always(posedge CP or negedge nCR)beginif (nCR) Q<=4'b0000; /nCR=0，计

13、数器被异步清零else if (EN) Q<=Q; /EN=0，暂停计数else if (Q=4'b0101) Q<=4'b0000;else Q<=Q+1'b1; /计数器増1计数end endmodulemodule counter60(Counter,nCR,EN,CP);input CP,nCR,EN;output 7:0 Counter; /模六十计数器的输出信号wire 7:0 Counter; /输出为8421BCD码wire ENP; /计数器十位的使能信号（中间变量）counter10 UC0 (Counter3:0,nCR,EN,C

14、P); /计数器的个数counter6 UC1 (Counter7:4,nCR,ENP,CP); /计数器的十位assign ENP=(Counter3:0=4'h9); /产生计数器十位的使能信号endmodule3.1.3 模12小时计数器在12/24小时转换后，小时将需要模12计数器进行计数。思想与模24计数器相同，具体程序如下：/counter12.v (BCD011)module counter12(CntH,CntL,nCR,EN,CP); input CP,nCR,EN; /timing impulse CP,zero clearing singal nCR,enable

15、 singal EN output 3:0 CntH,CntL; reg 3:0 CntH,CntL; always(posedge CP or negedge nCR) begin if(nCR) CntH,CntL<= 8'h00; else if (EN) CntH,CntL<=CntH,CntL; else if (CntH>1)|(CntL>9)|(CntH=1)&&(CntL>=1) CntH,CntL<=8'h00; else if (CntH=1)&&(CntL<1) begin CntH

16、<=CntH; CntL<=CntL+1'b1;end else if (CntL=9) begin CntH<=CntH+1'b1; CntL<=4'b0000;end else begin CntH<=CntH; CntL<=CntL+1'b1;end endendmodule3.2 基本计时顶层模块数字钟基本计时模块包括正常计时和对事件进行校正两部分。由分秒时三个计数器模块组成一个顶层模块完成数字钟的主要功能。电路的工作过程是：由AdjHrkey 和 AdjMinkey 对小时和分钟进行校正。进行时间调整时，将相应的调整

17、控制端置为高电平，此时将1Hz信号直接输入小时或分计数器，每秒钟来一个时钟信号，计数器加1计数，调整到目标值后，将相应控制端置回低电平，恢复正常小时或者时间计数，实现对小时和分钟的校正。正常计时时，秒计数器接收分频器输出的标准秒脉冲信号作为时钟，当秒计数达到59秒时，产生的输出信号作为分计数器的时钟信号，当秒和分计数器同时达到59时，产生的输出信号作为小时计数器的时钟信号，时分秒计数器的使能端始终保持高电平，通过控制他们的时钟实现计时功能。计时和校正两种模式下的转换通过一个二选一数据选择器实现。为了实现12/24小时计时转换，设置控制键Mode2,当Mode2=1时，显示24小时制计时，当Mo

18、de2=0时，显示12小时制计时。具体程序如下：/top_clock.vmodule top_clock (Hour,Minute,Second,_1Hz,nCR,AdjMinkey,AdjHrkey,Mode2); input _1Hz,nCR,AdjMinkey,AdjHrkey; output7:0 Hour,Minute,Second; wire7:0 Hour,Hour_24,Hour_12, Minute, Second; supply1 Vdd; /定义Vdd为高电平 wire MinCP,HrCP; /分别为分钟，小时计数器时钟信号的中间变量 input Mode2; /*控制

19、显模式切换的按键 Mode2=1时，显示24小时制，Mode2=0时，显示12小时制*/Hour:Minute:Second countercounter60 UT1(Second,nCR,Vdd,_1Hz); counter60 UT2(Minute,nCR,Vdd,MinCP); counter24 UT3(Hour_247:4,Hour_243:0,nCR,Vdd,HrCP); counter12 UT4(Hour_127:4,Hour_123:0,nCR,Vdd,HrCP); _2to1MUX MU1(Hour,Mode2,Hour_24,Hour_12);assign MinCP=

20、AdjMinkey ? _1Hz : (Second=8'h59);/产生分钟计数器时钟信号。AdjMinkey=1,校正分钟；AdjMinkey=0分钟正常计时assign HrCP= AdjHrkey ? _1Hz : (Minute,Second= 16'h5959);/产生小时计数器时钟信号。AdjHrkey=1,校正小时；AdjHrkey=0小时正常计时endmodule module _2to1MUX (OUT ,SEL,X,Y);input 7:0 X,Y;input SEL;output 7:0 OUT;assign OUT=SEL? X:Y;endmodule

21、将模24计数器，模60计数器，和计时顶层模块输入Quartus，将top_clock.v设为顶层文件，进行编译和仿真可以得到计时模块的计时校准清零工作波形和进位工作波形，可见是符合设计要求的。（仿真时，为了便于观察所有进位信号，将1Hz人为设定为1kHz。）3.3 分频模块分频电路分为两个子模块，一是将系统晶振频率分频至1kHz；二是由1kHz产生标准的1Hz秒信号, 并提供功能扩展电路所需要的500Hz信号。之所以分成两个子模块进行分频，是因为如果直接加48MHz信号作为输入，很难得到最终的仿真波形。接下来在测试电路的功能时，均用1kHz直接作为输入信号。如要观察整个分频模块的功能，需将分频

22、模块下载至FPGA，将1Hz输出接至LED灯观察闪烁频率。具体程序如下：/Top_Frequencymodule Top_Frequency(_48MHz,_1kHzIN,_1HzOut,_500HzOut,nCR);input _48MHz,nCR;output _1kHzIN,_500HzOut,_1HzOut;wire _1kHzIN;wire _1HzOut,_500HzOut;Original_Frequency U0(_1kHzIN,_48MHz,nCR);Divided_Frequency U1(_1HzOut,_500HzOut,nCR,_1kHzIN);endmodule/O

23、riginal_Frequencymodule Original_Frequency (_1kHzIN,_48MHz,nCR);input _48MHz,nCR;output _1kHzIN;supply1 Vdd;wire 19:0Q;wire EN1,EN2,EN3,EN4;counter10 EU0(Q3:0,nCR,Vdd,_48MHz);counter10 EU1(Q7:4,nCR,EN1,_48MHz);counter10 EU2(Q11:8,nCR,EN2,_48MHz);counter6 EU3(Q15:12,nCR,EN3,_48MHz);counter10 EU4(Q19:

24、16,nCR,EN4,_48MHz);assign EN1=(Q3:0=4'h9);assign EN2=(Q7:4=4'h9)&(Q3:0=4'h9);assign EN3=(Q11:8=4'h9)&(Q7:4=4'h9)&(Q3:0=4'h9);assign EN4=(Q15:12=4'h5)&(Q11:8=4'h9)&(Q7:4=4'h9)&(Q3:0=4'h9);assign _1kHzIN=Q18;endmodulemodule Divided_Freque

25、ncy(_1HzOut,_500HzOut,nCR,_1kHzIN);input _1kHzIN,nCR;output _1HzOut,_500HzOut;supply1 Vdd; /定义Vdd为高电平wire 11:0 Q; /计数器的输出信号（中间变量）wire EN1,EN2; /计数器使能信号（中间变量）counter10 DU0(Q3:0,nCR,Vdd,_1kHzIN); /调用十进制计数器模块counter10 DU1(Q7:4,nCR,EN1,_1kHzIN);counter10 DU2(Q11:8,nCR,EN2,_1kHzIN);assign EN1=(Q3:0=4'

26、;h9);assign EN2=(Q7:4=4'h9)&(Q3:0=4'h9);assign _1HzOut=Q11;assign _500HzOut=Q0;endmodule3.4 整点报时模块ALARM_Radio为输出的整点报时信号，Minute、Second分别为数字钟计数器此时的分钟和秒钟信号，它们作为本模块的输入。程序中用if-else语句判断数字钟此时分钟计数器是否为59，若为59，再用case-endcase语句判断秒钟计数器是否为53,55,57,59，满足要求的即输出相应频率的信号。每一次整点，共发出三次低音一次高音，以最后一声高音结束，高音结束时为

27、整点。具体程序如下：/Radio.vmodule Radio (ALARM_Radio,Minute,Second,_1kHzIN,_500Hz);input _1kHzIN,_500Hz; /定义输入端口变量input 7:0 Minute,Second; output ALARM_Radio; /定义输出端口变量reg ALARM_Radio; /说明变量的类型always (Minute or Second) /generate alarm signalif (Minute=8'h59) case (Second)8'h53,8'h55,8'h57:ALA

28、RM_Radio=_500Hz;8'h59:ALARM_Radio=_1kHzIN;default :ALARM_Radio=1'b0;endcaseelse ALARM_Radio=1'b0;endmodule3.5 闹钟模块用SetHrkey和SetMinkey分别作为小时分钟设置键，它们的输入信号分别作为闹钟设置界面计数器的小时计数器和分钟计数器的使能端。闹钟设置计数器输出的小时和分钟记作Set_Hr和Set_Min，为闹钟的设定时刻。当Set_Hr,Set_Min与基础计时电路的Minute，Hour相等时，驱动音响电路，奇数秒时为低音，偶数秒时为高音。为了能随

29、时关掉闹钟，设置了一个控制键CtrlBell，CtrlBell为高电平时闹铃响铃，为低电平时闹铃驱动信号无效。具体程序如下：module Bell (ALARM_Clock,Set_Hr,Set_Min,Hour,Minute,Second,SetHrkey,SetMinkey,_1kHzIN,_500Hz,_1Hz,CtrlBell);output ALARM_Clock;output 7:0Set_Hr,Set_Min; /设定的闹铃时间wire7:0Set_Hr,Set_Min;wire ALARM_Clock; /闹铃输出信号 input _1kHzIN,_500Hz,_1Hz; /定

30、义输入端口变量input SetHrkey,SetMinkey; /设定闹钟小时、分钟的输入键input CtrlBell; /控制闹钟的时间是否输出的按键input 7:0Hour,Minute,Second; /定义内部节点信号supply1 Vdd; /定义Vdd为高电平wire HrH_EQU,HrL_EQU,MinH_EQU,MinL_EQU; /比较器的内部信号wire Time_EQU; /相等比较电路的输出/闹钟设定模块（Set Hour &Minute counter）/60进制分钟比较器：用于闹钟设定分钟counter60 SU1(Set_Min,Vdd,SetMi

31、nkey,_1Hz); /24进制小时计数器：用于闹钟设定小时counter24 SU2(Set_Hr7:4,Set_Hr3:0,Vdd,SetHrkey,_1Hz);/比较闹钟的设定时间和计数器的当前时间是否相等_4bitcomparator SU4(HrH_EQU,Set_Hr7:4,Hour7:4);_4bitcomparator SU5(HrL_EQU,Set_Hr3:0,Hour3:0);_4bitcomparator SU6(MinH_EQU,Set_Min7:4,Minute7:4);_4bitcomparator SU7(MinL_EQU,Set_Min3:0,Minute3:

32、0);/闹钟声音控制信号assign Time_EQU= (HrH_EQU && HrL_EQU && MinH_EQU && MinL_EQU);assign ALARM_Clock=CtrlBell ? (Time_EQU && (Second0=1'b1)&&_500Hz)|(Second0= 1'b0)&&_1kHzIN):1'b0;endmodule /_4bitcomparator.vmodule _4bitcomparator (EQU,A,B);/4-bit

33、comparator input3:0 A,B; output EQU=(A=B);endmodule3.6 LED数码管显示模块动态扫描译码显示电路是6个七段显示器共用一个译码驱动电路，由扫描电路控制各位显示器分时进行显示。工作原理是：四个待显示的BCD码送到数据选择器的输入端，根据计数器产生的节拍，每个节拍由数据选择器选择一个4位BCD码送到七段译码器进行译码，译码后的七段码同时送至显示器输入端，由位选择信号（SG1SG8）选择显示器将数码显示出来。经测试，本次试验用到的仪器，当位选择信号为0时显示，为1时熄灭。位选择信号由计数器的输出经过3-8译码器得到。具体用Verilog HDL语言

34、实现时，采用了两个always块，第一个always块完成3-8线译码、输入数据选择和计数功能，第二个always块完成七段译码的功能。另外值得注意的是，计数器的节拍需适度控制快慢，太慢会产生闪烁，太快会产生余辉。本实验中选择1kHz的频率。（在硬件测试中发现500Hz已经可以清晰稳定的显示了）具体程序如下：module LED2(CP,LED_HrH3:0,LED_HrL3:0,LED_MinH3:0,LED_MinL3:0,LED_SecH3:0,LED_SecL3:0,Segout,Seg_in,Count,SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8);input C

35、P; /1kHz clockinput 3:0 LED_HrH,LED_HrL,LED_MinH,LED_MinL,LED_SecH,LED_SecL;output6:0Segout; / 7-segment code output,segout6.0-gfedcbaoutput SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8; /select LEDoutput 3:0Seg_in;output 2:0Count;reg SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8;reg 6:0Segout;reg 2:0Count; /internal 3-bit co

36、unterreg 3:0Seg_in; /4-bit binary code/select LED0LED5 displayalways(posedge CP) /CP=1kHz case(Count)3'b000:begin SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8=8'b01111111; /LED0 display Seg_in=LED_HrH3:0; Count=Count+1; /Count=1 end3'b001:begin SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8=8'b10111111; /LED1 d

37、isplay Seg_in=LED_HrL3:0; Count=Count+1; /Count=2 end3'b010:begin SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8=8'b11011111; /LED2 display Seg_in=LED_MinH3:0; Count=Count+1; /Count=3 end3'b011: begin SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8=8'b11101111; /LED3 display Seg_in=LED_MinL3:0; Count=Count+1; /Cou

38、nt=4 end3'b100:begin SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8=8'b11110111; /LED4 display Seg_in=LED_SecH3:0; Count=Count+1; /Count=5 end3'b101:begin SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8=8'b11111011; /LED5 display Seg_in=LED_SecL3:0; Count=Count+1; /Count=6 end3'b110:begin SG1,SG2,SG3,SG4,SG5,S

39、G6,SG7,SG8=8'b11111111; /LED4 display Seg_in=LED_SecH3:0; Count=Count+1; /Count=7 end3'b111:begin SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8=8'b11111111; /LED5 display Seg_in=LED_SecL3:0; Count=Count+1; /Count=0 end endcase/ BCD Code=>7 Segment Code(ag)always(Seg_in) case(Seg_in) /gfedcba4'b

40、0000:Segout=7'b1000000;4'b0001:Segout=7'b1111001;4'b0010:Segout=7'b0100100;4'b0011:Segout=7'b0110000;4'b0100:Segout=7'b0011001;4'b0101:Segout=7'b0010010;4'b0110:Segout=7'b0000010;4'b0111:Segout=7'b1111000;4'b1000:Segout=7'b0000000;4

41、'b1001:Segout=7'b0010000;4'b1010:Segout=7'b0001000;4'b1011:Segout=7'b0000011;4'b1100:Segout=7'b0100111;4'b1101:Segout=7'b0100001;4'b1110:Segout=7'b0000110;4'b1111:Segout=7'b0001110;default: Segout= 7'b0100011;endcaseendmodule为了初步测试LED数码管显示电

42、路的功能，将LED2.v放到之前的top_clock.v的顶层模块下，得到仿真波形如下。可见是符合设计要求的。3.7 数字钟顶层模块组合之前设计的各个模块就可以得到具有数字钟功能的电路。它由7个模块组成，其中5个模块是通过调用下层模块实现，包括分频模块（U0），数字钟基本计时电路（U1），LED显示电路（U2），整点报时电路（U3），定时闹钟电路（U4）。另外2个模块直接在顶层程序中完成，扬声器的总控制模块用连续赋值语句“assign ALARM=ALARM_Radio | ALARM_Clock;”实现，达到将两个需要扬声器的信号组合起来输出的目的。用3个二选一数据选择器实现对显示其模式的切

43、换，当Mode1=1时，显示闹钟设定时间。当Mode1=0时，显示计时器当前时间。具体程序如下：/Digital_Clockmodule DC(LED_Hr,LED_Min,LED_Sec,ALARM,_48MHz,AdjMinkey,AdjHrkey,SetMinkey,SetHrkey,CtrlBell,Mode1,Mode2,nCR,Segout,Seg_in,Count, SG1,SG2,SG3,SG4,SG5,SG6,SG7,SG8);input _48MHz; /系统的输入时钟信号input nCR; /系统总清零信号output SG1,SG2,SG3,SG4,SG5,SG6,S

44、G7,SG8; /select LEDoutput 7:0 LED_Hr,LED_Min,LED_Sec; /输出变量，输出8421BCD码给显示器wire 7:0 LED_Hr,LED_Min,LED_Sec; /说明变量的类型wire _1kHzIN,_1Hz, _500Hz; /分频器输出信号input AdjMinkey, AdjHrkey; /校正计时器小时、分钟的输入按键wire 7:0 Hour,Hour_24,Hour_12,Minute,Second; /计时器的输出信号input SetHrkey, SetMinkey; /设定闹钟小时、分钟输入按键wire 7:0 Set

45、_Hr,Set_Min; /设定的闹钟时间输出信号wire ALARM_Radio; /仿电台报时信号输出wire ALARM_Clock; /闹钟的信号输出output ALARM; /仿电台或闹钟的声音信号输出input CtrlBell; /控制闹钟的声音是否输出的按键input Mode1,Mode2; /*控制显示模式切换的按键 Mode1=1时，显示闹钟设定的时间，Mode1=0时，显示计时器的时间 Mode2=1时，显示24小时制，Mode2=0时，显示12小时制*/output6:0Segout; / 7-segment code output,segout6.0-gfedcbaoutput2:0Count;output 3:0Seg_in;Top_Frequency U0 (_48MHz,CP,_1Hz,_500HzOut,nCR);top_clock U1