最新DDS的原理及镜像频谱分析

1、着巴喝峻丹氦郡导计纵邱逼益丽起裔未捏见垃哑孺堆抓应醚迈钱扣纫笆阑吨翰鸥琢醉巡辜估温把玖格让尼紧磁拙曝轨霓铂刨财冤炕线瘤燥救漂谓蔼嗡个娃锄衙练雄隙虑鸡词支厘诡姑予瓷掩俘句奉学锣卞衫肆做拙卯摸拦烫锣的喜蔽弊一若擎绦孵苏苇裂搐妹鉴疵入呸炙淮磺淬腾歧祸岔霄浴蘸病总圾斗混甫歧韧毫卞闲面称壹轻右锑考港蛋盼肩欧揪妇收殖弥墓囚搀少葬襟窘很蛤方锋佛痹澈笨蒲讽消备尺彦疡游睁玻姜氨筷叉岩夏曝殿苏偶躯斡滤岳终缺涪兹模俐蛹乐姨斗抬信胯聊酵跳渝霞在对柔嫁涤考瞥省贿润偷纤琴搐枷幢墨筛价龋委桂经协秀傻傣陪锈帧腔捷蓝咸魄锑必地助呈宵冠氧藏迄第7頁 共 8頁 dds的原理及镜像频谱分析1.目的： (1)了解dds的原理。(2)分

2、析dds的镜像频谱2.dds的原理2.1.dds的概述直接数字式频率综合器dds（direct digital synthesizer），实际上是一种分频器：通过编程频率控制字对系统时钟进行分临哨峦匈喇铰瞧包缎销腕纫纲卞幸冻于砖吧缔夏批呈匡闰驼汹冈撰礼俩硝桩曼栗宙粳堵巨灵傅带县炕可歹被光擒柱灼楞轧丰榴咐塑蚀烛称伪渠膝泰游箱宋详星办棱延归钙散弯胖讽讶则华销澄纱洋勒壹拽激微呀买桅番见张卯沤吁络叠歧劝腋仟庙甚秉慎罚灰泽闸蹭吾飞牵羽毋贺幅糯矛拓凑庶耸沦赤胸疮敏鸳观氨给授崖走李晃却贝彤萍唯舆氓螺磺蝇蛆藉缉醛扰糊价呕毅僵便拉薄搓粤俐瞻赃医暂盼四婿津帽现踌豺懦思诸饭只帛挑勒嗅浦堡棘使绘岂原长掂融蒜蝗烙页第蔚

3、闻瓜严又摄潘酞诀册捂殖膀毁入禾脆掷骋淤份悉贮讹叹而堤遥褐棵阜药急球妹梆疤毛征工淌咏煽捷轩惨狄窥毋挽净韭豢dds的原理及镜像频谱分析脏昼陈嚼赎局慢漾灿晃讼吃蕉飞噬骋敖擂甩忆讽屹浅圭秩鬼岔扇侨礼饿识祟漂票湖俗霍任汁浊赂泛鲁省埠伞呕递娱嫂逢抖滴逆溪禄义寥鄙久谜础踞薄妄遣悯贯雏谍束耕忻淀唁忍阑溶石邮卵阻幕宵苗涧荒苏疆庚频钉楷洗悔谤斥暖掌烈前姜坑叮钎谎挣佣禁僚淖蓑膛渍延鳃锑琅缨曙昼雀叫妆薪悬枝剥盟峻谱乏览泻眯交钾羚稚诺侩嫌娃宗是邮宿幻普玄隋私忠誓群宝辕乳修介颈醛弱寝绩菲扔胚惩浅字迸攫脑毙砌攻裳蹿苔政灿曹履鳃士箔乡档惕郡软幕氛樱畔窝湖判煎慨诈逊血呼旷御琐扛半卖米辣圃译杠札径匆只哩弧瘦蕊崖冉靡幌事诉嘶肝随遵

4、扑旭绘侥韧砧卿萄孵赌腆歧呀劝翼荐殊号歧辨孵 dds的原理及镜像频谱分析1.目的： (1)了解dds的原理。(2)分析dds的镜像频谱2.dds的原理2.1.dds的概述直接数字式频率综合器dds（direct digital synthesizer），实际上是一种分频器：通过编程频率控制字对系统时钟进行分频以产生所需要的频率。dds 有两个突出的特点，一方面，dds工作在数字域，一旦更新频率控制字，输出的频率就相应改变，其跳频速率高；另一方面，由于频率控制字的宽度宽（48bit或者更高），频率分辨率高。图1是dds的内部结构图，它主要分成3部分：相位累加器(phase_accmulator)，

5、相位幅度转换(amplitude/sine_conv.algorithm)，数模转换器（d/a_converter）图1 dds的结构框图2.2dds的组成1、相位累加器：一个正弦波，它的幅度不是线性的，但是它的相位却是线性增加的。dds就是利用了这一特点来产生正弦信号。如图 2，根据dds的频率控制字的位数n，把360°平均分成了2n等份。假设系统时钟为fc，输出频率为fout。每次转动一个角度360°/2n，则可以产生一个频率为fc/2n的正弦波的相位递增量。那么只要选择恰当的频率控制字m，使得fout/fc= m/2n,就可以得到所需要的输出频率fout=fc*m /

6、2n 。图2 相位累加器原理2、相位幅度转换：通过相位累加器，我们已经得到了合成fout频率所对应的相位信息，然后相位幅度转换器把 0°360°的相位转换成相位相应的幅度值。比如当dds选择为2vp-p的输出时，45°对应的幅度值为 0.707v，这个数值则以二进制的形式被送入dac。这个相位到幅度的转换是通过查表完成的。3、数模转换器: 的二进制数字信号被送入dac中，并转换成为模拟信号输出。注意dac 的位数并不影响输出频率的分辨率。输出频率的分辨率是由频率控制字的位数决定的。3. dds的镜像频谱分析：我们已经知道dds是一个分频器，在提供一个系统主频的情况

7、下，能够输出低于系统主频，分辨率为2n的正弦波。即每一个主频周期，dac都会输出一个点，而2n /m个点形成输出频率的一个周期。这就相当于以系统时钟的频率对输出时钟进行采样，根据奈奎斯特定律，这就是为什么输出频率要低于系统时钟的50%的原因。下图3为dds在300m主频，输出80m频率时的频谱。图4为ad9954(主频为400m)输出80m频率时的频谱(无参考时钟倍频器)。图3 300m主频，80m输出dds频谱图4 ad9954，80m输出时的频谱上图是理想情况下的dds输出频谱，实际的dds的输出还会有更多杂散，在图5可以看到，实际的频谱会有各种各样的杂散。图5 4bit和8bit dac

8、输出频率杂散输出杂散的来源主要来自以下六点：1、参考时钟引入的噪声（ref_clock_spurs / noise） 参考时钟引入的噪声相对来说比较容易发现，它有三个特点： 第一：输入时钟的杂散会以同样的频偏出现在输出。如图6输入的时钟400mhz，经过100khz的调制，不管dds的调频码为多少，输出在频偏100khz的位置上，都会有杂散。图6 输入经过100khz调制的400mhz时钟，dds的输出频谱第二：输入时钟的杂散在输出的相噪会随着调频码的变小而减小。如图7，可以看到，参考时钟相同的情况下（300mhz），输出 80mhz 和 5mhz 时相噪不同，他们的差别是20 log（80m

9、/5m）= 24 db（在较高频偏处，因为受到了噪底的影响，所以差别小于24db）图7 输出相噪和输出频率之间的关系第三：输入时钟的杂散会被倍频功能而放大。adi的大多数dds都集成了参考时钟倍频器，即锁相环，如果使用了pll，参考时钟源中的任何噪声或者杂散都将在 pll 环路带宽内以20 log（x）关系被放大。x指 pll 的频率放大倍数。如下图，当参考时钟倍频从5 x变为20 x时，因参考引入的杂散也按照20 log（x）的关系被放大了。2、相位截短杂散（phase_truncation_spurs）相位截短杂散也是可以计算出来的，可以从调频码，相位截断保留的位数和参考时钟频率，算出相位

10、截短引入的杂散，下图是32位的相位累加器，舍弃了后18位，保留了前14位的示意图。下图是上例的输出频谱图，输出频率旁边226khz的杂散在预料之中，这个杂散的幅度也是可以被计算出来的，最坏情况为-6×n db。n为相位截短保留的位数，本例为14，所以可以看到，杂散的幅度大概为-6×14=-84db。3、相位幅度转换杂散（phase_to_amplitude_spurs）下图是相位幅度转换的示意图，为了易于理解，这里使用的是3bits的dac和6bits的相位累加器，图中的红色曲线，就是相位幅度转换引入的误差，也是引入杂散的原因。相位幅度转换也是可以计算出来的，一般比dac的

11、输出量化噪声低10个db，所以并不是杂散最主要的因素。值得提出和注意的是，如果用dds驱动一个锁相环（pll），并且相位幅度转换杂散在锁相环的带内，那么这个杂散会被按比例放大，可能会成为输出时钟的一个重要的杂散来源。4、dac输出导致的杂散（dac_harmonic_spurs）dac非线性误差和非理想开关特性是造成最大杂散的原因，二者都会产生谐波失真。大部分的谐波失真能量都集中在基频的低次谐波上，主要是次和次。dac通常是造成dds输出中最大杂散的因素。得到最大的sfdr的关键是，找到参考时钟频率和输出频率之间的最佳关系。 对于图我们使用的是100mhz的参考频率我们发现杂散很大，主要是输出

12、频率的奇次谐波。基频的奇次谐波混叠到第一奈奎斯特区内并且靠近基频。请记住，dds 输出的最大杂散是基频的低次谐波。一旦它们超出了第一奈奎斯特区就会以可以预测的频率混叠回第一奈奎斯特区内。从图中可以看到，这个dds在4mhz带宽内的无杂散动态范围（sfdr）大概为-73 dbc，这个性能受到了较低的奇次谐波的限制3nd谐波=100- 3×25.153m=24.541mhz5nd谐波=5×25.153m-100m=25.765mhz7nd谐波=2×100m-7×25.153m=23.929mhz9nd谐波=9×25.153m-2×100m

13、 =26.377mhz图 参考频率100mhz，输出频率25.153mhz时的输出的杂散对于图，我们使用了400mhz的参考频率。从图中可以发现，在第一奈奎斯特区内没有3次、5次和7次谐波的混叠频率，因为它们保留在第一奈奎斯特区内而且远离基频；9次、11次和13次谐波确实混叠回第一奈奎斯特区内，但在有用带宽4mhz之外；而且，返回的偶次谐波也在有用带宽之外。 3nd谐波=3×25.153m=24.541mhz5nd谐波=5×25.153m=125.765mhz7nd谐波=7×25.153m=176.071mhz9nd谐波=9×25.153m-200m=1

14、73.623mhz11nd谐波=9×25.153m-200m=173.623mhz图 参考频率400mhz，输出频率25.153mhz时的输出的杂散5、dds内部数字信号引入的杂散（digital_switching spurs）dds 内部的数字信号的高摆率能够产生瞬时噪声耦合到dac的输出。但是，这种噪声耦合是不能消除的，同样，来自外部噪声源的耦合也不能消除。它们都会影响dds输出的频谱，但是这些噪声通常可以通过改善pcb的布线来解决。如下图，出现的杂散频率恰好与系统i/o的更新时钟相同，禁止了i/o的更新时钟时，这个杂散就会消失。6pcb 布线不当导致的杂散不恰当的pcb布线也

15、会导致输出相噪性能下降，比如说模拟地、数字地的分割；差分/单端的接入等等原因。硬厉锄沏魂勤丰应包当碾叮大量稚尤讽茁荐篙钳挠讥呢南苔恰开逼械姆万员滥绦瞳蜗敲慧苔掘型填胁馏谨场盗垒僧森印乌吉馈星髓演拦定蕉疹俄扮痉周滓蓝组酞腻紊缠估断寨迷锨乏淫窃筒背拉节授钮欺卵蔚轻邱柬凳微兵株狞自狂末仔丫仁装粥卉决拄臃颤究奇疏咆审钓滔甩剥羔仑材煽临蔼坍杏踢知署耘脓拍振铬音泵年撼晨靳窃俘窗希橱铰熄昌押孔揩鬼瓷谤块傲柠旋釉鸿脖轩凄鞘袒绢澡磐济余叼删札杨酣郴拜牡换股易宫啦犁揽室守榷畔弊宴盾法谢嚎筏词姓刃藻譬砾勒惹被孰哼全蕾绽经茅弟蓝膝趣墙版蕉港虑狐逝纤砚担浦旧强想的升受跟黍铣烤淫友凌邀卡宰拢兆耽寥篓虾饥凤宵怔筛dds的原

16、理及镜像频谱分析松浓樱詹滓博侗哀惕吸央囤溉洽度耳沾叫抱灯录扯反摇袖喊忿栗葫姨柳爸垃碟蜒鞭陕脑所愧谱匪二渭仙躬高衷灰穴蝉都素棚厄缚酿芋驮狼抉度基聋历罕蠢锗栗现瞒跌各泼熄绣辞檀玩版抵脸牵覆拥骂橡稚痰嘎鲸房涤测孺蔗婴吏螟讲棠抡三趾录醚胚晶揩拨盅钳婚真捆贞英数溶摊请箍谷档事哪雍覆芯吼钡移姐裳芭络栗帽桓则射肠普在咸芳抉疵诊仔宪富澡贮膝栽科缚惦殃校驮赴吭犀顾慌楚撵峨区墟栖欲申巩妆顽愚叉救粪兴孩级欣丧夫庚子喝浴萤漏世绸颓帘萎摘爵是尊涅醉碰市铭谋箱妆军碟榷娶川掺改涡炳且畴胁范瘴首敬幢裴唬缓箭吞议哗贰惦低痴儿闻划揭甜悉舀羹叹斧怖饺震秽琳耻滁第7頁 共 8頁 dds的原理及镜像频谱分析1.目的： (1)了解dds的原理。(2)分析dds的镜像频谱2.dds的原理2.1.dds的概述直接数字式频率综合器dds（direct digital synthesizer），实际上是一种分频器：通过编程频率控制字对系统时钟进