第5章并发代码

1、第5章 并发代码5.1 回忆组合电路和时序电路回忆组合电路和时序电路组合电路：组合电路：y=f（输入）（输入） 组合电路有：加法器，减法器，数据选择组合电路有：加法器，减法器，数据选择器，编码器，译码器，奇偶校验器等器，编码器，译码器，奇偶校验器等时序电路：时序电路：y=f(输入，状态输入，状态) 时序电路：触发器，计数器，分频器，时序电路：触发器，计数器，分频器，移位寄存器，控制器移位寄存器，控制器VHDL中的语句：并行语句中的语句：并行语句 顺序语句顺序语句并行代码：使用运算表达式对信号赋值并行代码：使用运算表达式对信号赋值 when语句语句 生成语句生成语句 块语句块语句 进程（顺序代码

2、）进程（顺序代码）5.2使用运算表达式使用运算表达式 实现组合电路设计实现组合电路设计 例例1:4位加法器设计位加法器设计 5.3 WHEN 语句语句有两种：条件赋值和选择赋值有两种：条件赋值和选择赋值1、条件赋值（、条件赋值（when/else语句）语句） 判断根据不同的条件对信号赋值判断根据不同的条件对信号赋值格式：信号格式：信号=值值1 when 条件条件1 else 值值2 when 条件条件2 else . 值值n；（最后不加条件，表示以上条件都不满足）（最后不加条件，表示以上条件都不满足）例例1：多路数据选择器：多路数据选择器Library ieee;Use ieee.std_lo

3、gic_1164.allEntity my_mux is Port(a,b,c,d,so,s1:in std_logic; Y:std_logic);End my_mux;Architecture bhv of my_mux isBegin Y=a when s1=0 and s0=0 else b when s1=0 and s0=1 else c when s1=1 and s0=0 else d;End bhv;仿真图：仿真图：注：条件赋值语句是基于顺序判断，条件判断注：条件赋值语句是基于顺序判断，条件判断 有优先级。有优先级。例例2：设计编码器（普通编码器，优先级编码器）：设计编码器（

4、普通编码器，优先级编码器）普通编码器：普通编码器：Library ieee;Use ieee.std_logic_1164.all;Entity encoder is Port(x:in std_logic_vector(7 downto 0); Y:out std_logic_vector(2 downto 0);End encoder;Architecture bhv of encoder isBegin Y=111 when x=10000000 else 110 when x=01000000 else 101 when x=00100000 else 101 when x=00010

5、000 else 011 when x=00001000 else 010 when x=00000100 else 001 when x=00000010 else 000 when x=00000001 else ZZZ;End bhv;优先级编码器：优先级编码器：Architecture bhv of encoder isBegin Y=”111” when x(7)=1 else “110” when x(6)=1 else “101” when x(5)=1 else “100” when x(4)=1”else “011” when x(3)=1 else “010” when x

6、(2)=1 else “001” when x(1)=1”else “000” when x(0)=1else “ZZZ”;End bhv;2、选择赋值语句、选择赋值语句根据选择项不同的选择值，对信号赋值根据选择项不同的选择值，对信号赋值语法：语法： with 选择项选择项 select 信号信号=表达式表达式1 when 选择值选择值1， 表达式表达式2 when 选择值选择值2， . 表达式表达式n when 选择值选择值n；说明：说明：选择值必须包含所有选择项可能出项选择值必须包含所有选择项可能出项的值，经常用到的值，经常用到others，而且非常重要。，而且非常重要。 例例3：多路选择

7、器设计：多路选择器设计Library ieee;Use ieee.std_logic_1164 .all;Entity my_mux isPort (a,b,c,d:in std_logic; sel:in std_logic_vector(1 downto 0); y:out std_logc);End my_mux;Architecture bhv of my_mux is begin With sel select Y=a when “00”, b when “01”, c when “10”, d when others;End bhv;例例4：一位全加器的设计：一位全加器的设计Lib

8、rary ieee;Use ieee.std_logic_1164.all;Entity adder is Port (a,b,ci:in std_logic; S,co:out std_logic); End adder;Architecture bhv of adder is Signal temp:std_logic_vector(2 downto 0);Begin Temp=a&b&ci; With temp select S=0 when “000”|”011”|”101”|”110”, 1 when others; Co=0 when “000”|”001”|”01

9、0”|”100”, 1 when others;End bhv;例例5：三态缓冲器：三态缓冲器ena为低电平时，输出等于输入，否则，输出为高阻状态、为低电平时，输出等于输入，否则，输出为高阻状态、Library ieee;Use ieee.std_logic_1164.all;Entity tri_state s Port ( ena:in std_logic; Input:in std_logic_vector(7 downto 0); Output:out std_logic_vector(7 downto 0);End tri_state;Architecture bhv of tri_

10、state is Begin Output=input when ena=0 else “ZZZZZZZZ”; End bhv;最后：总结选择赋值和条件赋值语句的区别：最后：总结选择赋值和条件赋值语句的区别： 条件赋值是基于顺序判断条件的判断，条件赋值是基于顺序判断条件的判断， 有优先有优先级，占用资源少；级，占用资源少； 选择赋值语句无优先级，占用资源多。选择赋值语句无优先级，占用资源多。5.3 块语句（块语句（block)语法： 标号：block begin 并发代码 end block 标号；例：a1:block begin end block;注：块语句只为程序结构读起来更清晰，对硬件

11、电路没有任何影响。5.4 生成语句（generate) （1）for-generate （2） if generate1. for-generate 语句 （循环生成具有某些规律和特点的并行代码）语法： 标号: for 循环变量 in 范围 generate 并行语句 end generate;说明：（1）for-generate 循环范围中的上下限必需是 静态数据 （2）注意多值驱动问题（不允许一个信号被赋予多个 值) 例：使用for-generate 语句实现电路要求功能。S(7)=x(3) and y(7);S(6)=x(2) and y(6);S(5)=x(1) and y(5);S(

12、4)=x(0) and y(4);S(3)=z(3) and y(3);S(2)=z(2) and y(2);S(1)=z(1) and y(1);S(0)=z(0) and y(0);Library ieee;Use ieee.std_logic_1164 .all;Entity encoder isPort (x,z,:in std_logic_vector(3 downto 0); y:in std_logic_vector(7 downto 0); s:out std_logc_vector(7 downto 0);End encoder;Architecture bhv of enc

13、oder is begin a1:for i in 7 downto 4 generate s(i)=x(i-4) and y(i); end generate; a2:for i in 3 downto 0 generate s(i)=z(i) and y(i); end generate;End bhv; 例：例：4位二进制数转格雷码位二进制数转格雷码Library ieee;Use ieee.std_logic_1164 .all;Entity grad is Generic(n:integer:=4);Port (x:in std_logic_vector(3 downto 0); y:out std_logic_vector(3 downto 0);End grad;Architecture bhv of grad is