第6章存储系统及半导体存储器

1、第6章存储系统及半导体存储器第第6章章 存储系统及半导体存储器存储系统及半导体存储器6.1 存储系统与半导体存储器的分类6.2 存储器层次结构及译码电路6.3 随机存储器（RAM）6.4 只读存储器(ROM)6.5 CPU与存储器的连接6.6 高速缓存Cache及其工作原理习题与思考题第6章存储系统及半导体存储器6.1.1 存储系统 计算机的存储器分为内存储器内存储器和和外存储器外存储器。内存储器内存储器用来存放当前系统运行的程序和数据，是计算机主机的一部分，一般把具有一定容量且速度较高的存储器作为内存储一般把具有一定容量且速度较高的存储器作为内存储器器，CPUCPU可直接用指令对内存储器进行

2、读写可直接用指令对内存储器进行读写。在微机中通常用半导体存储器作为内存储器半导体存储器作为内存储器。外存储器是存储容量大、存储容量大、速度较低、位于主机之外的存储器速度较低、位于主机之外的存储器。外存储器用来存放暂外存储器用来存放暂时不用的程序和数据时不用的程序和数据，CPUCPU不能直接用指令不能直接用指令对外存储器进对外存储器进行读写，行读写，要使用外存储器中的信息，必须先将它调入内存要使用外存储器中的信息，必须先将它调入内存储器。储器。6.1 存储系统与半导体存储器的分类存储系统与半导体存储器的分类第6章存储系统及半导体存储器随着操作系统的发展，程序员摆脱了摆脱了在内外存之间进在内外存之

3、间进行地址定位的操作行地址定位的操作，通过软件、硬件之间的结合软件、硬件之间的结合，把内存把内存和外存统一成了一个整体，内存和外存统一成了一个整体，内存- -外存形成了一个存储层外存形成了一个存储层次，即次，即存储系统存储系统。从整体看存储系统的速度接近于内存的存储系统的速度接近于内存的速度，其容量接近于外存的容量速度，其容量接近于外存的容量，而每位平均价格接近于每位平均价格接近于廉价的慢速的外存平均价格廉价的慢速的外存平均价格。内存-外存存储层次的形成，解决了存储器的大容量和低成本之间的矛盾存储器的大容量和低成本之间的矛盾。第6章存储系统及半导体存储器在速度方面，计算机的内存和CPU大约有一

4、个数量级一个数量级的差距，限制了限制了CPUCPU速度潜力的发挥速度潜力的发挥。现代计算机中为了解决为了解决内存与内存与CPUCPU速度不匹配的瓶颈速度不匹配的瓶颈，在CPU和内存中间增加一层高高速缓冲器（速缓冲器（CacheCache），），这样构成了高速缓存（高速缓存（CacheCache）- -内存内存层次层次。要求要求CacheCache在速度上能跟在速度上能跟CPUCPU的运算速度相匹配的运算速度相匹配。高速高速缓存缓存- -内存采用的地址映像调度技术是完全由硬件来实现内存采用的地址映像调度技术是完全由硬件来实现。从从CPUCPU的角度的角度看，看，Cache -Cache -内存层

5、次的速度是接近于内存层次的速度是接近于CacheCache的的。以上叙述了内存内存-外存外存和Cache-内存内存这两种存储层次，在现代微机中同时采用这两种存储层次，构成Cache-内存内存-外存三级存储系统外存三级存储系统。这三级存储系统的形成，满足了现代微型计算机对存储系统的速度快、容量大且价格低廉速度快、容量大且价格低廉的要求。第6章存储系统及半导体存储器6.1.2 半导体存储器的分类及特点半导体存储器的分类及特点微型机的存储体系中，内存内存一般用来存放当前活跃的一般用来存放当前活跃的程序和数据程序和数据，其速度高、容量小、每位价格高其速度高、容量小、每位价格高。目前主要采用半导体存储器

6、半导体存储器，使用随机存取方式随机存取方式，外存外存用于存放当存放当前不活跃的程序和数据前不活跃的程序和数据，其，其速度慢、容量大、每位价格低速度慢、容量大、每位价格低，一般采用软磁盘、硬磁盘、光盘、磁带机；缓冲存储器缓冲存储器用用在两个具有不同工作速度的部件之间在两个具有不同工作速度的部件之间，在交换信息时起缓在交换信息时起缓冲作用冲作用，一般称之为一般称之为cache。在本章主要学习用作内存的主要学习用作内存的半导体存储器半导体存储器。 第6章存储系统及半导体存储器半导体存储器的分类方法有很多种。按器件原理器件原理分，有双极型存储器和MOS型存储器；按存取方式存取方式来分，有随机存取存储器

7、（RAM）和只读存储器（ROM）；按存储原理存储原理来分，有静态存储器（SRAM）和动态存储器（DRAM）；近年来由Intel公司推出一种闪速存储器闪速存储器（Flash Memory）的新型半导体存储器，其特点是既具有既具有RAM易读易写、体积小、集成度易读易写、体积小、集成度高、速度快等优点高、速度快等优点，又有又有ROM断电后信息不丢失等优点断电后信息不丢失等优点。1. 半导体存储器的分类半导体存储器的分类第6章存储系统及半导体存储器半导体存储器分类如图6.1所示。图6.1半导体存储器的分类第6章存储系统及半导体存储器2. 半导体存储器的性能指标半导体存储器的性能指标衡量半导体存储器性能

8、的指标很多，如功耗、可靠性、功耗、可靠性、容量、价格、集成度、存取速度容量、价格、集成度、存取速度等，但从功能和接口电路的角度来看，最重要的指标是存储器芯片的容量存储器芯片的容量和存取速存取速度度。（1）存储容量存储容量是指存储器（或存储器芯片）存放二进制信指存储器（或存储器芯片）存放二进制信息的总位数息的总位数，即：存储容量存储容量=存储单元数存储单元数单元的位数。单元的位数。第6章存储系统及半导体存储器存储容量在计算机中计算机中通常以字节字节B（Byte）为单位）为单位，如存储容量为256KB、512KB、1MB等。为了表示大容量的存储器，用MB、GB、TB为单位。 在衡量半导体存储芯片衡

9、量半导体存储芯片时，由于不同的存储芯片的集成由于不同的存储芯片的集成方式不同方式不同，有些芯片一个单元可以存放8个二进制位，有的只能存放 4个二进制位，有的只能存放1个二进制位，所以在衡量存储芯片的容量时不能单纯地用字节来衡量在衡量存储芯片的容量时不能单纯地用字节来衡量。通常采通常采用比特（用比特（Bit）作为芯片的容量单位）作为芯片的容量单位。如N8、N4、N1这样的形式来表示芯片的容量。其中N表示存储单元数，后面的数字则表示一个单元可以存放二进制数的位数。第6章存储系统及半导体存储器（2）存取时间存取时间存取时间是反映存储器工作速度的一个重要指标反映存储器工作速度的一个重要指标，是指从指从

10、CPU给出有效的存储器地址启动一次存储器读给出有效的存储器地址启动一次存储器读/写操写操作，到该操作完成所经历的时间作，到该操作完成所经历的时间。具体来说，对一次读操读操作的存取时间作的存取时间就是就是读出时间读出时间，即从地址有效到数据输出有效之间的时间，通常在101102ns之间。而对一次写操写操作作，存取时间就是，存取时间就是写入时间写入时间。第6章存储系统及半导体存储器（3）存取周期指连续启动两次独立的存储器读指连续启动两次独立的存储器读/写操作所需的最小间写操作所需的最小间隔时间隔时间。对于读操作读操作，就是读周期时间读周期时间；对于写操作写操作，就是写周期时间写周期时间。通常，存取

11、周期应大于存取时间存取周期应大于存取时间，因为存储器在读出或者写入数据之后还要用一定的时间来完成内部操作，这一时间称为恢复时间恢复时间。读出或者写入时间加上读出或者写入时间加上恢复时间才是读写周期恢复时间才是读写周期。由此可见，存取时间和存取周期存取时间和存取周期是两个不同的概念。是两个不同的概念。第6章存储系统及半导体存储器（4）可靠性可靠性指存储器对环境温度与电磁场等变化的抗干扰存储器对环境温度与电磁场等变化的抗干扰能力能力。半导体存储器由于采用大规模集成电路结构由于采用大规模集成电路结构，可靠可靠性较高，平均无故障时间一般都在几千小时以上性较高，平均无故障时间一般都在几千小时以上。（5）

12、集成度对于半导体存储器来说，集成度是一个重要的衡量指集成度是一个重要的衡量指标标。集成度是指在平方毫米芯片上集成基本电路的数量指在平方毫米芯片上集成基本电路的数量。衡量半导体存储器的其它技术指标还有功耗、性价比等指标，其中功耗含维持功耗和操作功耗。第6章存储系统及半导体存储器3. 半导体存储器的特点半导体存储器的特点下面根据半导体存储器的分类来介绍其特点。（1）RAM的分类及特点。RAM按器件原理可分为双极型双极型和MOS型型两类。 双极型RAM。双极型RAM主要包括TTL型、ECL型存储器。它的特点是存取速度高，但集成度低、功耗大、存取速度高，但集成度低、功耗大、成本高成本高。目前主要用于速

13、度要求高的微型机中主要用于速度要求高的微型机中。 MOS型RAM。MOS型RAM分为静态静态SRAM和动态动态DRAM两种。第6章存储系统及半导体存储器静态静态SRAM的特点的特点静态RAM一般用6管构成管构成的触发器触发器作为基本存储单元。集成度介于双极型集成度介于双极型RAM与动态与动态RAM之间之间，不需要刷新不需要刷新，易于用电池作备用电源，以解决断电后继续保存信息的问易于用电池作备用电源，以解决断电后继续保存信息的问题题，功耗低于双极型功耗低于双极型RAM，但高于动态，但高于动态RAM。动态动态DRAM的特点的特点动态DRAM采用单管单管作基本存储单元，依靠寄生电容依靠寄生电容存储电

14、荷来存储信息存储电荷来存储信息，因而存在泄漏电流，信息在一定时因而存在泄漏电流，信息在一定时间内会自然丢失间内会自然丢失，故必须定时刷新，通常刷新间隔为必须定时刷新，通常刷新间隔为2ms。集成度比双极型集成度比双极型RAM和静态和静态RAM都高都高，功耗较静态功耗较静态RAM低，价格比静态低，价格比静态RAM便宜。便宜。第6章存储系统及半导体存储器集成随机存储器集成随机存储器IRAM（Integrated RAM）。IRAM是将动态将动态存储器的刷新逻辑电路和存储器的刷新逻辑电路和DRAM集成在一起集成在一起，具有具有DRAM的高的高集成度，不需要外部刷新电路和使用方便等特点集成度，不需要外部

15、刷新电路和使用方便等特点；（2） ROM的分类及特点 掩膜只读存储器掩膜只读存储器MROM（Mask ROM）。掩膜只读存储器MROM是制造芯片厂家用定做掩膜对存储器进行编程，一旦制造完毕，其内容就不可更改； 可编程只读存储器可编程只读存储器PROM（Programmable ROM）。可编程只读存储器PROM 允许用户使用特殊方法一次性写入，一旦写入也不可更改； 第6章存储系统及半导体存储器 可擦除只读存储器可擦除只读存储器EPROM（Erasable Programmable ROM）。EPROM允许用户多次写入信息，写入操作由专用允许用户多次写入信息，写入操作由专用的写入设备完成的写入设

16、备完成。写入之前应先擦除原来写入的信息写入之前应先擦除原来写入的信息。一种一种擦除方式为紫外光擦除擦除方式为紫外光擦除，用紫外光照射15分钟左右，芯片中的信息被擦除，成为一块空白的EPROM，可再次写入信息。这类EPROM又叫UV EPROM。另一种擦除方式为电擦除另一种擦除方式为电擦除，即用特定的电信号对其进行擦除，可在线操作，因此很方便，这类EPROM又叫EEPROM（Electrically Erasable Programmable ROM）。它的特点是写入时电压要求较高写入时电压要求较高（一般为（一般为15V25V），写入速度较慢而不能像），写入速度较慢而不能像RAM那样作那样作随机

17、存取存储器使用随机存取存储器使用；第6章存储系统及半导体存储器闪速存储器（闪速存储器（Flash Memory）。闪速存储器简称闪存，是由Intel公司推出目前被广泛使用的一种新型存储芯片。它的主要特点是在不加电的情况下可以长期保存数据，又在不加电的情况下可以长期保存数据，又具有非易失性具有非易失性，还可以在线进行快速擦写与重写，兼有还可以在线进行快速擦写与重写，兼有EPROM和和SRAM的优点的优点。目前大量应用于可移动存储器。大量应用于可移动存储器。第6章存储系统及半导体存储器6.2.1 存储器层次结构存储器层次结构存储系统的层次结构存储系统的层次结构是指把不同存储容量、存取速度把不同存储

18、容量、存取速度和价格的存储器按层次结构组成多层存储器和价格的存储器按层次结构组成多层存储器，并通过管理并通过管理软件和辅助硬件有机组合成统一的整体软件和辅助硬件有机组合成统一的整体，使所存放的程序使所存放的程序和数据按层次分布在各种存储器中和数据按层次分布在各种存储器中。现代计算机的存储系统层次主要由高速缓冲存储器高速缓冲存储器Cache、主存储器和辅助存、主存储器和辅助存储器组成储器组成。6.2 存储器层次结构及译码电路存储器层次结构及译码电路第6章存储系统及半导体存储器图6.2中显示了新型微机系统中的存储器组织新型微机系统中的存储器组织。它呈现金字塔形结构金字塔形结构，越往上存储器件的速度

19、越快，越往上存储器件的速度越快，CPUCPU的访的访问频度越高问频度越高；同时，每位存储容量的价格也越高，系统的每位存储容量的价格也越高，系统的拥有量越小。拥有量越小。图6.2 微型计算机存储层次图第6章存储系统及半导体存储器图中可以看到，CPU中的寄存器位于该塔的顶端，它有最快的存取速度，但数量极为有限；向下依次是高速缓冲存储器Cache、主存储器、辅助存储器。位于塔底的存储设备，其容量最大，每位存储容量的价格最低，但速度可能也是较慢或最慢的。 第6章存储系统及半导体存储器对于现代的微型计算机来说，狭义上说其存储体系结构包括三层：高速缓存（高速缓存（Cache）、内存储器）、内存储器（Mem

20、ory）、外存储器（）、外存储器（Secondary-Memory）。广义上再添加上CPU内部的寄存器内部的寄存器（Register），构成微处理器的四层存储体系。存储器的层次结构存储器的层次结构主要体现在缓存缓存 主存和主存主存和主存 辅存辅存这两个存储层次上，如图6.3所示。图6.3 缓存主存层次和主存辅存层次结构图第6章存储系统及半导体存储器从CPU角度角度来看，缓存主存这一层次的速度接近于缓存，高于主存；其容量和位价却接近于主存。这就从速速度和成本的矛盾中度和成本的矛盾中获得了理想的解决办法。主存主存 辅存这辅存这一层次一层次，从整体分析整体分析，其速度接近于主存，容量接近于辅存，位价

21、接近于低速、廉价的辅存位价，这又解决了速度、速度、容量、成本这三者矛盾容量、成本这三者矛盾。现代的计算机系统几乎都具有这两个存储层次，构成了缓存、主存、辅存三级存储系统。第6章存储系统及半导体存储器6.2.2 存储器译码方式存储器译码方式1.译码器的译码原理译码器的译码原理译码译码：把输入的二进制代码翻译成所对应的控制信号把输入的二进制代码翻译成所对应的控制信号和信息，也称为解码和信息，也称为解码。译码器是一个有多个输入和多个输出多个输入和多个输出的组合电路，译码器结构框图如图6.4所示。图6.4 译码器结构框图第6章存储系统及半导体存储器当输入输入n位二进制代码位二进制代码时，有有m个输出信

22、号个输出信号，对应一对应一组输入二进制代码有且仅有一个输出为有效电平，其它输组输入二进制代码有且仅有一个输出为有效电平，其它输出均为相反电平出均为相反电平，有效电平可以是高电平，也可以是低电平。输入代码的位数n与输出信号m的对应关系为：2nm。这样才能保证对应一组输入二进制代码有且仅有一个输出与之对应。 第6章存储系统及半导体存储器通常使用的译码器的输入与输出满足关系2n=m。如2-4 译码器，输入是两位二进制代码A1A0，输出m=4个表示代码原意的信号Y0、Y1、Y2和Y3，对应一组输入二进制代码有且仅有一个输出为有效电平，其它输出均为相反电平，如规定有效电平为高电平，则可得译码器的逻辑对应

23、关系函数：210Y =A A310Y =A A010Y =A A110Y = A A第6章存储系统及半导体存储器根据逻辑关系函数可画出译码器的逻辑图如图6.5所示。图中加入了一个选通输入控制端E，低电平有效。当E=0时译码器按译码函数输出。当E=1时译码器禁止输出，所有输出端均为0。图6.5 两位二进制译码器图第6章存储系统及半导体存储器 74LS-138是常用的一种3-8译码器，其内部结构如图6.6所示。现以74LS138为例介绍其功能和应用。图中A2A1A0为地址输入端，在译码状态下的8个二进制编码输出端依次为 。 从逻辑图可以看出74LS138在片选信号无效时全为高电平1，此时芯片处于不

24、工作状态；当片选信号处于有效时，只有一个为低电平0有效，其余7个输出引脚全为高电平。图6.6 74LS138译码器内部结构图0Y7Y第6章存储系统及半导体存储器2. 存储器的译码方式存储器的译码方式 存储器的地址译码方式主要存储器的地址译码方式主要有两种方式有两种方式：一种是单译码方式单译码方式（一维译码）（一维译码）；另一种是双译码双译码方式（二维译码）方式（二维译码）。单译码方式中，N根地址输入线经全译码有2N个输出，可以选中2N个单元，例如，8个单元需要A2A1A0三根地址线，经过全译码后可以产生8个选择线，选择8个存储单元的译码结构如图6.7所示。图6.7 单译码存储器结构图第6章存储

25、系统及半导体存储器 单译码方式单译码方式适合存储单元较少的存储器适合存储单元较少的存储器，这种连接方连接方式简单式简单。因为存储单元是按照一维空间排列方式排列存储单元是按照一维空间排列方式排列，所以这种译码方式也叫做线性译码方式这种译码方式也叫做线性译码方式。对于集成度较高的集成度较高的存储器，存储单元较多的存储芯片来说存储器，存储单元较多的存储芯片来说，如果使用这样译码方式就需要一个庞大的译码电路庞大的译码电路，例如一个4K8的存储芯片需要一个12-4096译码器，用线性译码显然是不合适的。第6章存储系统及半导体存储器 在芯片集成度较高的今天，芯片内部都不采用单译码方都不采用单译码方式式，而

26、是将原来的单译码的地址线分成两组原来的单译码的地址线分成两组，一组作为行一组作为行地址译码选择地址译码选择，另一组作为列地址译码选择另一组作为列地址译码选择，这样构成一种二维地址译码方式二维地址译码方式，这种方式也叫做双译码方式双译码方式，其结构如图6.8所示。第6章存储系统及半导体存储器图6.8 双译码存储器结构图第6章存储系统及半导体存储器 双译码方式采用了两个译码器采用了两个译码器。存储单元已经不是线存储单元已经不是线性排列方式，采用二维的矩阵方式性排列方式，采用二维的矩阵方式，行地址有效选中一行，行地址有效选中一行，列地址有效选中一列，列地址有效选中一列，其行、列地址都有效表示单元被选

27、其行、列地址都有效表示单元被选中中。在超大规模集成芯片中，基本都是采用这样的二维译在超大规模集成芯片中，基本都是采用这样的二维译码方式。码方式。第6章存储系统及半导体存储器 随机存储器RAM根据其内部结构特点，可进一步分为静态静态RAM（SRAM）和动态动态RAM（DRAM）两类。6.3.1静态存储器静态存储器 静态存储电路静态存储电路是由两个增强型的增强型的NMOS反相器交叉反相器交叉耦合而成的触发器耦合而成的触发器，如图6.9所示。6.3 随机存储器（随机存储器（RAM）第6章存储系统及半导体存储器图6.9 静态存储电路内部结构图第6章存储系统及半导体存储器 其中T1、T2为工作管，T3、

28、T4为负载管，T5、T6为控制管，T7、T8也为控制管，它们为同一列线上的存储单元共用。这个电路具有两个不同的稳定状态两个不同的稳定状态：若T1截止则A=1（高电平），它使T2饱和导通，于是B=0（低电平），而B=0又保证了T1截止。所以，这种状态是稳定的。同样，T1导通，T2截止的状态也是相互保证而稳定的。因此，可可以用这两种不同状态分别表示以用这两种不同状态分别表示1或或0。第6章存储系统及半导体存储器该基本存储电路的工作过程如下： （1）当该存储电路被选中时， X地址译码线为高电平，门控管T5、T6导通，Y地址译码线也为高电平，门控管T7、T8导通，触发器与I/O线（位线）接通，即A点与

29、I/O线接通，B点与接通； （2）写入时，写入数据信号从I/O线和线进入。若要写入1，则使I/O线为1（高电平），为0（即低电平），它们通过T5、T6、T7、T8管与A、B点相连，即A=1、 B=0，从而使T1截止，T2导通。而当写入信号和地址译码信号消失后，该状态仍能保持。若要写入0，则使I/O线为0，为高，这时T1导通，T2截止，只要不断电，这个状态也会一直保持下去，除非重新写入一个新的数据。第6章存储系统及半导体存储器 （3）对写入内容进行读出时，需要先通过地址译码使单元选择线为高电平，于是T5、T6、T7、T8导通，A点的状态被送到I/O线上，B点的状态被送到线上，这样，就读取了原来存

30、储器的信息。读出以后，原来存储器内容不变，所以，这种读出是一种非破坏性读出。 由于SRAM的基本存储电路中所含晶体管较多，故的基本存储电路中所含晶体管较多，故集成集成度较低度较低；而且由由T1、T2管组成的双稳态触发器总有一个管子管组成的双稳态触发器总有一个管子处于导通状态处于导通状态，所以，会持续地消耗电能，从而使会持续地消耗电能，从而使SRAM的的功耗较大功耗较大，这是SRAM的两个缺点。静态RAM的主要优点是工作稳定，不需要外加刷新电路，从而简化了外电路设计工作稳定，不需要外加刷新电路，从而简化了外电路设计。第6章存储系统及半导体存储器 SRAM的芯片有不同的规格，常用的有2101（25

31、64位）、2102（1K1位）、2114（1K4位）、4118（1K8位）、6116（2K8位）、6264（8K8位）和62256（32K8位）等。随着大规模集成电路的发展，SRAM的集成度也在不断增大。现以Intel2114和HM6116为例进行简单介绍。第6章存储系统及半导体存储器 1. Intel 2114RAM 2114 SRAM的容量是10244=4Kbit。它的框图和引脚配置如图6.10所示。图6.10 2114 SRAM内部结构框图及引脚第6章存储系统及半导体存储器片选引脚CS，当其为低电平时，该片被选中；读写控制引脚R/W，当其为高电平时，对选中的单元进行读出；当其为低电平时，

32、对选中的单元进行写入。数据的输入和输出是采用双向数据总线，有I/O0I/O3共4个数据引脚。单向地址总线A0A9，共10个地址引脚。芯片内部的地址译码是两级译码结构，分为列选和行选，其中A4A9共6根地址引脚用于行译码，A0A3共4根地址引脚用于列译码，译码后在芯片内部排成64条行选线和16条列选线，这样通过二维译码器可选中其内部的任何一个单元。第6章存储系统及半导体存储器芯片的所有的引脚都可以分为地址引脚地址引脚（Address）、数据数据引脚引脚（Data）和控制引脚控制引脚（Control）。其中地址引脚数地址引脚数是由芯由芯片内部的单元数决定的，地址引脚线数片内部的单元数决定的，地址引

33、脚线数n与单元数与单元数m的关系为的关系为m=2n；数据引脚线数数据引脚线数由每个存储单元能够存放二进制数据的位由每个存储单元能够存放二进制数据的位数决定，数决定，每一位对应一根数据引脚线每一位对应一根数据引脚线；控制引脚线可以分为两类：片选片选 （Chip Select）信号或 （Chip Enable）信号信号，芯片芯片读写控制读写控制 （Write Enable）或 信号。 有些芯片还会带有输出允许输出允许 （Output Enable）或输出禁输出禁止止 （Output Disable）信号。芯片要被芯片要被CPU正常访问，首先正常访问，首先芯片要被选中，即片选芯片要被选中，即片选 有

34、效有效；如果在读操作读操作，输出允许信号输出允许信号也需要处于有效状态也需要处于有效状态。CSCEWER/WOEODCS第6章存储系统及半导体存储器 HM6116是日立公司生产的一种典型CMOS静态RAM，存储容量为2K8位。共有三个档次的产品：HM6116p-2、HM6116p-3、HM6116p-4，它们的引脚排列及逻辑符号如图6.11所示。图6.11 HM6116的引脚排列及逻辑符号第6章存储系统及半导体存储器表6-1 HM6116真值表工作方式工作方式I/O线状态线状态功率状态功率状态H没选中高 阻备用状态LL写 入DIN运行状态LHL读 出DOUT运行状态LHH高 阻运行状态当 高电

35、平时，不管 及 为何种状态，6116芯片都不能被选中，处于备用状态。当 低电平时，芯片处于运行状态。运行状态包括写入（ 为低， 为任意状态），读出（ 为高， 为低）和不读不写（或称等待）3种情况，详见下表6-1所示 。CEWEOECEWEOEWEOECEWEOE第6章存储系统及半导体存储器1. 动态读写存储器（动态读写存储器（DRAM） DRAM是利用电容存储电荷的原理利用电容存储电荷的原理来保存信息的，它将晶体管电容的充电状态和放电状态分别作为晶体管电容的充电状态和放电状态分别作为1和和0。DRAM的基本单元电路简单，最简单的DRAM单元只需只需1个管子个管子构成，这使DRAM器件的芯片容量

36、很高芯片容量很高，而且功耗低功耗低。但是由于电容会逐渐放电，所以对对DRAM必须不断读出和再写入，以使必须不断读出和再写入，以使泄放的电荷得到补充，也就是进行泄放的电荷得到补充，也就是进行刷新刷新。一次刷新过程实际一次刷新过程实际上就是对存储器进行一次放大上就是对存储器进行一次放大，由于不需要信息传输，所以，这个过程很快这个过程很快。常用的动态RAM有三管动态存储单元三管动态存储单元或单管单管动态存储单元动态存储单元两种。目前大量的动态目前大量的动态RAM都采用单管。都采用单管。6.3.2 动态读写存储器动态读写存储器第6章存储系统及半导体存储器图6.12 DRAM存储芯片内部结构图第6章存储

37、系统及半导体存储器 三管动态存储单元如图6.12（a）所示，它由T1、T2、T3组成基本单元。T2是存储管，用它的栅极与衬底间的寄生电容Cg存储信息，T1是写数控制管，T3是读数控制管。每个基本单元有两条字选线（读选择线和写选择线）、两条数据线（写数据线和读数据线）。T4为一列上的存储单元所公用，由它来控制对输出电容CD进行预充电。 第6章存储系统及半导体存储器写入信息时，写选择线为1，T1导通；写入的数据通过T1管存储到T2管的Cg电容中。读出信息时，先给预充脉冲，使T1导通，使读数据线的寄生电容Cg充电到VDD，然后启动读选线（使其为1），进行读出操作。单管动态存储单元如图6.12（b）所

38、示，它由T1管和寄生电容Cg构成。写入信息时，字选择线为1，T1导通，写入数据由位线（数据线）存入Cg中。读出信息时，字选择线为1，存于Cg中的电荷通过导通的T1输出到数据线上，再经过读出放大器输出。 第6章存储系统及半导体存储器2. DRAM的刷新的刷新所有的所有的DRAM都是利用电容存储电荷的原理来保存信都是利用电容存储电荷的原理来保存信息息。虽然利用MOS管间的高阻抗可以使电容上的电荷得以维持，但由于电容总存在泄漏现象，时间长了其存储的电荷会消失，从而使其所存信息自动丢失。所以，必须定必须定时对时对DRAM的所有基本存储电路进行补充电荷，即进行刷的所有基本存储电路进行补充电荷，即进行刷新

39、操作，以保证存储的信息不变。新操作，以保证存储的信息不变。第6章存储系统及半导体存储器 所谓刷新刷新，就是每隔一定时间（一般每隔一定时间（一般2ms）对）对DRAM的所有单元进行读出，经读出放大器放大后再重新写入原的所有单元进行读出，经读出放大器放大后再重新写入原电路中，以维持电容上的电荷，进而使所存信息保持不变电路中，以维持电容上的电荷，进而使所存信息保持不变。虽然每次进行的正常读/写存储器的操作也相当于进行了刷新操作，但由于CPU对存储器的读/写操作是随机的，并不能保证在2 ms时间内对内存中所有单元都进行一次读/写操作，以达到刷新效果。所以，对对DRAM必须设置专必须设置专门的外部控制电

40、路和安排专门的刷新周期来系统地对门的外部控制电路和安排专门的刷新周期来系统地对DRAM进行刷新。进行刷新。 第6章存储系统及半导体存储器 在动态存储芯片刷新时，结构上是采用按行刷新按行刷新，即一次对一行的各个单元同时进行刷新，刷新一行所需要的时间称为刷新周期刷新周期。刷新一块芯片所需要的周期数由芯片的刷新一块芯片所需要的周期数由芯片的内部矩阵结构决定的内部矩阵结构决定的。如果芯片的集成度较大，内部通常再被划分成较小的矩阵，这样所有的矩阵同时进行刷新。 根据动态芯片刷新安排与CPU对存储芯片的读写之间的关系，刷新方式主要有集中刷新方式集中刷新方式、分散刷新方式分散刷新方式和异步刷新方式异步刷新方

41、式三种：第6章存储系统及半导体存储器（1）集中刷新方式。集中刷新方式是在DRAM的最大刷新时间间隔中，集中在一个时间段对芯片的每一行都进行刷新，其余时间用于正常的读写操作。集中刷新方式优点是存储器的利用率高存储器的利用率高，控制比较简单控制比较简单，但在刷新过程中，在刷新过程中，不能对存储器进行正常的读写访问不能对存储器进行正常的读写访问。这种方式不适合实时这种方式不适合实时性较强的系统使用。性较强的系统使用。（2）分散刷新方式。分散刷新方式是将各个刷新周期安排在每个正常的读写周期之后。这种刷新方式的时序控制这种刷新方式的时序控制比较简单，对存储器的读写没有长时间的比较简单，对存储器的读写没有

42、长时间的“死区死区”。但刷但刷新过于频繁，存储器的效率过低。新过于频繁，存储器的效率过低。第6章存储系统及半导体存储器（3）异步刷新方式。在异步刷新方式下，各个刷新周期安排在异步刷新方式下，各个刷新周期安排在最大刷新时间间隔的各个时间点上在最大刷新时间间隔的各个时间点上。它是根据存储器需要同时刷新的最大行数，计算出每一行的间隔时间，通过定时电路向CPU提出一个刷新请求，然后进行一次刷新操作。现在大多现在大多数计算机都采用的是异步刷新方式。数计算机都采用的是异步刷新方式。第6章存储系统及半导体存储器3. DRAM芯片举例芯片举例DRAM集成度较高，对于同样的引脚数，其单片容量往往集成度较高，对于

43、同样的引脚数，其单片容量往往比比SRAM高。高。内部存储单元按矩阵形式排列成存储体，内部存储单元按矩阵形式排列成存储体，通通常采用行、列地址复合选择寻址法常采用行、列地址复合选择寻址法。目前常用的有4164（64K1Bit）、41256（256K1Bit）、41464（64K4Bit）和414256（256K4Bit）等类型。现以DRAM 4164和414256芯片为例进行介绍。第6章存储系统及半导体存储器图6.13 DRAM 4164的内部结构图（1）DRAM 4164的存储芯片结构。DRAM 4164的结构如下图6.13所示。第6章存储系统及半导体存储器(1) DRAM 4164的存储芯片

44、结构 DRAM 4164的内部结构如图6-13所示。4164是64K*1位的芯片。其中其中8条地址线分两次送条地址线分两次送入入16位地址进行寻址位地址进行寻址。第一组8位地址为行地址，由行地址选行地址选通信号通信号 选通送至芯片内部行地址锁存器内锁存；第二组第二组8位地址为列地址，由列地址选通信号位地址为列地址，由列地址选通信号 选通送入列地址锁存器内锁存。行、列地址译码器共同选通某一存储单元，完成读写操作。写入数据时，写入数据时， 上输入低电平上输入低电平，数据加载在Din 数据线上，数据被写入指定单元；读出数据时读出数据时， 上输入高电平，被访问存储单元的信息通过Dout线输出。 RAS

45、CASWEWERAS第6章存储系统及半导体存储器（2）414256的动态存储器芯片结构。414256的内部组成如图6.14所示。图6.14 DRAM 414256的内部结构第6章存储系统及半导体存储器414256的基本组成是5125124的存储器阵列。在此基础上设有读出放大器与I/O门控制电路、行地址缓冲器/译码器、列地址缓冲器/译码器、数据输入/输出缓冲器、刷新控制/计数器以及时钟发生器等。存储器访问时，行地址和列地址分两次输入。首先由由RAS信号锁存由地址线信号锁存由地址线A8A0输入的输入的9位行地址位行地址，然后再由由CAS信号锁存由地址线信号锁存由地址线A8A0输入的输入的9位列地址

46、位列地址，经译码选中某一存储单元，在读/写控制信号的控制下，可对该单元的4位数据进行读出或者写入。第6章存储系统及半导体存储器由于动态存储器读出时须预充电，因此每次读写操作均可进行一次刷新。MCM414256需要每需要每8ms刷新一次刷新一次。刷新时通过在刷新时通过在512个行地址间按顺序循环进行刷新，可以个行地址间按顺序循环进行刷新，可以分散刷新，也可以连续刷新分散刷新，也可以连续刷新。分散刷新也称为分布刷新，是指每15.6s刷新一行；连续刷新是对512行集中刷新。 MCM414256必须每8ms进行一次快速刷新，MCM41M256每64 ms进行一次快速刷新。第6章存储系统及半导体存储器（

47、3）增强型动态存储芯片EDRAM（Enhanced DRAM）。增强型EDRAM是在DRAM芯片上集成了一个芯片上集成了一个SRAM的小容量的小容量Cache尽尽管这一新技术并不复杂，管这一新技术并不复杂，却带来却带来DRAM芯片性能显芯片性能显著改进著改进。图6.15给出一个1M4位EDRAM的结构框图。 图6.15 DRAM 414256的内部结构第6章存储系统及半导体存储器访问1M4位的EDRAM芯片需20位内存地址位内存地址。在行选通信号作用下，内存地址的高11位经A0A10地址引脚输入，作为行地址并被锁存，并同时保存在最后读出行地并同时保存在最后读出行地址锁存器中址锁存器中。 DRA

48、M阵列的2048行中此地址指定行的全部数据512 4位，被读取到SRAM Cache中暂存。内存地址的低9位，在列选通信号作用经A0A8地址引脚输入，作为列地址并被锁存。第6章存储系统及半导体存储器 读允许信号有效时，512个4位组的SRAM Cache中某一4位组被此列地址选中，其4位组经D0D3送出芯片。下一次读取时，输入的行地址立即与最后读出行地址锁存下一次读取时，输入的行地址立即与最后读出行地址锁存器的内容进行器的内容进行11位的比较，位的比较，若相符则若相符则SRAM Cache命中，命中，由输入的列地址从由输入的列地址从Cache选择某一位组送出即可选择某一位组送出即可。只在比较不

49、相符时，才需要如刚才所述那样驱动才需要如刚才所述那样驱动DRAM阵列阵列。更更新新SRAM Cache和最后读出行地址门锁器的内容，并送和最后读出行地址门锁器的内容，并送出指定的出指定的4位组位组。第6章存储系统及半导体存储器显然，以SRAM Cache保存一行内容的办法，对成块对成块传送非常有利传送非常有利。如果连续的地址高序位相同，属于同一行地址，那么连续变动的列地址就会使SRAM Cache中相应位组连续读出，这称为猝发（突发）式读取猝发（突发）式读取。这种结构还带来另外两个好处：一是在一是在SRAM Cache读出期间可同时对读出期间可同时对DRAM阵列进行刷新阵列进行刷新；二是芯片内

50、的数二是芯片内的数据输出路径（由据输出路径（由SRAM到到I/O）与数据输入路径（由）与数据输入路径（由I/O到到列写选择和读出放大器）是分开的，允许在写操作完成的列写选择和读出放大器）是分开的，允许在写操作完成的同时来启动同一行的读操作同时来启动同一行的读操作。第6章存储系统及半导体存储器在学习RAM芯片时，需要掌握一个原则，学习RAM芯片引脚结构时，可以把芯片的引脚线按照功能分成3组，地址线、数据地址线、数据线和控制线线和控制线。地址线数可以从一个芯片容量获取地址线数可以从一个芯片容量获取，例如，一个8K8的芯片其容量8K=213，这样就可以知道其地址线为13根。 如果芯片的集成度较高，它

51、们的地址线通常与它们的地址线通常与 和和 分分组使用，结构上只有一半地址线数组使用，结构上只有一半地址线数；数据线的数目代表一个存储数据线的数目代表一个存储单元能够存放二进制数据的位数单元能够存放二进制数据的位数，如果线是单向的，通常由如果线是单向的，通常由DIN和和DOUT两部分组成，在使用时可以统一考虑两部分组成，在使用时可以统一考虑；控制线考虑主要的控制线考虑主要的两根两根，一根是片选信号一根是片选信号 ，有些芯片的名称为 ，其作用都是相同的，另外一根是 信号，有的芯片名称是 ，其作用也都是相同的，高电平为读有效、低电平写为有效。容量决定地址线容量决定地址线数，存储单元位数决定数据线数。

52、数，存储单元位数决定数据线数。RASCASCSCER/WWE第6章存储系统及半导体存储器6.4.1 掩膜掩膜ROM所谓掩膜掩膜ROM，是指生产厂家根据用户需要在指生产厂家根据用户需要在ROM的制作阶段，通过的制作阶段，通过“掩膜掩膜”工序将信息做到芯片里，适合工序将信息做到芯片里，适合于批量生产和使用于批量生产和使用。这类ROM可由二极管、双极型晶体二极管、双极型晶体管和管和MOS电路组成电路组成，其工作原理是类似的。 图6.16为一个简单的44位MOS管ROM，采用单译码结构。两位地址线A1、A0译码后可译出四种状态，输出4条选择线，分别选中4个单元，每个单元有4位输出。 6.4 只读存储器

53、只读存储器(ROM)第6章存储系统及半导体存储器图6.16 掩膜ROM存储结构图第6章存储系统及半导体存储器 在图中所示的矩阵中，行和列的交点，有的连有管子，有的没有，这是工厂根据用户提供的程序对芯片图形根据用户提供的程序对芯片图形(掩掩膜膜)进行二次光刻所决定的进行二次光刻所决定的，所以称为掩膜掩膜ROM。若地址线A1A0=00B，则选中0号单元，即字线0为高电平，若有管子与其相连(如位线2和0)，其相应的MOS管导通，位线输出为0，而位线1和3没有管子与字线相连，则输出为1。 故存储器的内容取决于制造工艺存储器的内容取决于制造工艺，图6.16存储矩阵的内容如表6-2所示。 第6章存储系统及

54、半导体存储器表6-2 掩膜ROM存储矩阵的内容单元 位D3D2D1D001010111012010130110第6章存储系统及半导体存储器6.4.2 可擦编程只读存储器可擦编程只读存储器(EPROM) 在实际工作中，一个新设计的程序往往需要经历调试、需要经历调试、修改过程修改过程，如果将这个程序写在ROM和PROM中，就很不方便了。EPROM是一种可以多次进行擦除和重写的可以多次进行擦除和重写的ROM。在EPROM中，信息的存储是通过电荷分布来决定信息的存储是通过电荷分布来决定的，所以编程过程就是一个电荷聚集过程的，所以编程过程就是一个电荷聚集过程。编程结束后，编程结束后，尽管撤除了电源，但由

55、于绝缘层的包围，聚集的电荷无法尽管撤除了电源，但由于绝缘层的包围，聚集的电荷无法泄露，因此电荷分布维持不变。泄露，因此电荷分布维持不变。第6章存储系统及半导体存储器 EPROM具有可修改性，在它的正面，有一个石英玻璃窗口，当用紫外线紫外线光源通过窗口对它照射对它照射1520分钟后分钟后，其内部电荷分布被破坏，聚集在各基本存储电路中的电荷形成光电流泄露聚集在各基本存储电路中的电荷形成光电流泄露走，使电路恢复为初始状态，片内所有位变为全走，使电路恢复为初始状态，片内所有位变为全1，从而擦除，从而擦除了写入的信息了写入的信息。经擦除后的EPROM芯片可在EPROM编程器上写入新的内容，即重新编程重新

56、编程。 1. EPROM的存储单元电路的存储单元电路 通常EPROM存储电路是利用浮栅浮栅MOS管管构成的，又称FAMOS管(Floating gate Avalanche Injection Metal-Oxide-Semiconductor，即浮栅雪崩注入MOS管)，其构造如图6.17(a)所示。第6章存储系统及半导体存储器图6.17 浮栅MOS EPROM存储电路第6章存储系统及半导体存储器 该电路和普通P沟道增强型MOS管相似，只是浮栅管的栅极没有引出端，而被SiO2绝缘层所包围，称为“浮栅”。在原始状态，该管栅极上没有电荷，没有导通沟道，D和S是不导通的。如果将源极和衬底接地，在衬底

57、和漏极形成的PN结上加一个约24 V的反向电压，可导致雪崩击穿，产生许多高能量的电子，这些电子比较容易越过绝缘薄层进入浮栅。 注入浮栅的电子数量由所加电压脉冲的幅度和宽度来控制，如果注入的电子足够多，这些负电子在硅表面上感应出一个连接源漏极的反型层，使源漏极呈低阻态。当外加电压取消后，积累在浮栅上的电子没有放电回路，因而在室温和无光照的条件下可长期地保存在浮栅中。第6章存储系统及半导体存储器将一个浮栅管和MOS管串起来组成如图6.17 (b)所示的存储单元电路。于是浮栅中注入了电子的MOS管源漏极导通，当行选线选中该存储单元时，相应的位线为低电平，即读取值为0，而未注入电子的浮栅管的源漏极是不

58、导通的，故读取值为1。在原始状态，没有经过编程，浮栅中没注入电子，位线上总是l。消除浮栅电荷的办法是利用紫外线光照射消除浮栅电荷的办法是利用紫外线光照射，由于紫外线由于紫外线光子能量较高，从而可使浮栅中的电子获得能量，光子能量较高，从而可使浮栅中的电子获得能量，形成光电形成光电流从浮栅流入基片，使浮栅恢复初态流从浮栅流入基片，使浮栅恢复初态。EPROM芯片上方有一个石英玻璃窗口，只要将此芯片放入一个靠近紫外线灯管的小盒中，一般照射10分钟左右，读出各单元的内容均为FFH，则说明该EPROM已擦除。第6章存储系统及半导体存储器2. 典型典型EPROM芯片介绍芯片介绍 EPROM芯片有多种型号，如

59、2716(2 K8 bit)、2732(4 K8 bit)、2764(8 K8 bit)、27128(16 K8 bit)、27256(32 K8 bit)等。下面以2764A为例，介绍EPROM的性能和工作方式。 Intel 2764A有13条地址线，8条数据线，2个电压输入端Vcc和Vpp，一个片选端 ，此外还有输出允许 和编程控制端 ，其功能框图如图6.18所示。CEOEPGM第6章存储系统及半导体存储器图6.18 2764A功能框图NoImage第6章存储系统及半导体存储器 （1）读方式 读方式是读方式是2764A通常使用的方式通常使用的方式，此时两个电源引脚Vcc和Vpp都接至+5

60、V，PGM接至高电平，当从2764A的某个单元读数据时，先通过地址引脚接收来自先通过地址引脚接收来自CPU的地址信号的地址信号，然后使控制信号 、 都有效，于是经过一个时间间隔，指定单元的内容即可读到数据总线上。CEOE第6章存储系统及半导体存储器 Intel 2764A有六种工作方式，如表6-3所示。CE OEPGM表6-3 2764A的工作方式选择表方式 引脚A12A0VppVcc引脚功能引脚功能读LLHVcc5V数据输出禁止输出LHHVcc5V高阻备用HVcc5V高阻编程LHL12.5V数据输入校验LLH12.5V数据输出禁止编程H12.5V高阻第6章存储系统及半导体存储器 （2）备用方