DDR2控制和FPGA实现

1、Edited by Foxit ReaderCopyright(C) by Foxit Software Company,2005-2007 For Evaluati on Only.合肥工业大学硕士学位论文DDF控制器IP的设计与FPG实现姓名：舒展申请学位级别：硕士专业：检测技术及自动化装置指导教师：张多利20090401DDR2控制器IP的设计与FPGA实现摘要DDR2 SDRAM是目前内存市场上的主流内存。除了通用计算机 系统外，大量的嵌入式系统也纷纷采用DDR2内存，越米越多的SoC 系统芯片中会集成有DDR2接口模块。因此，设计一款匹配DDR2 的内存控制器将会具有良好的应用前景。

2、论文在研究了 DDR2的JEDEC标准的基础上，设计出DDR2控制 器的整体架构，采用自顶向下的设计方法和模块化的思想，将DDR2 控制器划分为若干模块，并使用Verilog HDL语言完成DDR2控制器 IP软核中初始化模块、配置模块、执行模块和数据通道模块的RTL 级设计。根据在设计中遇到的问题，対DDR2控制器的整体架构进 行改进与完善.在分析了 Altera数字PHY的基本性能的基础上，设 计DDR2控制器与数字PHY的接口模块。搭建DDR2控制器IP软核的 仿真验证平台，针对设计的具体功能进行仿真验证，并实现在 Altera Stratix II GX 90开发板上对DDR2存储芯片

3、基本读/写操作控 制的FPGA功能演示。论文设计的DDR2控制器的主要特点是：1. 支持数字PHY电路，不需要实际的硬件电路就完成DDR2控 制器与DDR2存储芯片之间的物理层接口，节约了设计成 本，缩小了硬件电路的体积。2. 将配置口从初始化模块中分离出来，简化了具体操作。3. 支持多个DDR2存储芯片，使得DDR2控制務的应用范围更 为广阔。4. 支持DDR2的三项新技术，充分发挥DDR2内存的特性。5. 自动DDR2刷新控制，方便用户对DDR2内存的控制。关键词：内存控制器 DDR2 IP 整体架构 FPGA验证Design and FPGA Implementation ofDDR2

4、Controller IPABSTRACTDDR2 SDRAM is the dominant mainstream system memory product in the DRAM market today In addition to general computer systems, a large number of embedded systems using DDR2 memory have been introduced The number of SoCs integrated with DDR2 interface module is growing. As a resul

5、t, to design a memory controller matching DDR2 SDRAM will have great application prospectsBased on the characteristics of DDR2 SDRAM and the research of existing DDR2 SDRAM controller, this paper builds the overall architecture of DDR2 controller Then, with top-down and modular design methods, the D

6、DR2 controller is split into a number of modules Finally, the initialization module, configure module, execute module and data channels module of DDR2 SDRAM controller are designed with Verilog HDL language According to the problem encountered in the design process, the overall architecture is impro

7、ved. An interface between the DDR2 controller and Altera digital PHY is designed, based on the analysis the performance of Altera digital PHY. We build a DDR2 SDRAM controller simulation and verification platform The designed modules are simulated. The FPGA Demo of the basic read / write operations

8、to DDR2 SDRAM is implemented on Altera Stratix II GX 90 evaluation boardThe main features of designed DDR2 controller are as fellows:1 Support digital PHY circuit. No actual hardware circuits needed between the DDR2 controller and DDR2 SDRAM. This can save the cost of design and reducing the size of

9、 the hardware circuit.2 Split the configure port from the initialization module As a result, the operations are simplified.3. Support multiple DDR2 memory chips, making the application range of the DDR2 controller broader.4. Support the three new technology of DDR2, exerting the identity of DDR2 mem

10、ory deeply.5. Automatic refresh control of DDR2, providing the user-friendly control of DDR2 memory.Keywords: Memory controller; DDR2; IP; Overall architecture; FPGA verification插图清单图1-1差分时钟2图1-2 DDR在一个时钟周期两次传输数据 2图SDRAM、DDR、DDR2的实际数据传输速率对比3图2-1 512MbDDR2存储芯片的内部结构10图 2-2 DDR2 SDRAM 状态机11图2-3 DDR2模式寄

11、存器的设置12图2-4 DDR2外部模式寄存器的设置13图2-5段存储阵列示意图 14图2-6前置CAS工作原理图15图27同一段的前置CAS读写操作 15图2-8 tRCD=3时的时序图 16图2-9 CL=2与tAC示意图16图2-10数据写入的时序图16图2-11 DDR2读/写操作时序17图2-12非突发模式的读操作时序 18图2-13突发模式的读操作时序（BL=4） 18图31 DDR2控制器的逻辑框图21图3-2 DDR2控制器状态机22图3-3 DDR2地址映射 23图3-4初始化状态转换控制流程图25图3-5配置模块配置流程图28图36配置端口读/写时序示意图 29图3-7执行

12、模块结构图30图38执行单元与读写通道的关系示意图31图3-9指令执行模块的状态机31图3-10执行模块流程图31图3-11写数据通道结构示意图32图3-12写操作时DQS与DQ的中心对齐示意图33图3-13读数据通道结构示意图33图3-14读操作时DQS与系统时钟同步示意图33图4-1 PHY与控制器及DDR2存储芯片的接口示意图 37图4-2 PHY的结构37图4-3设计和验证41表格清单表DDR和SDRAM的主要不同2表12 DDR和DDR2相关数据的对比3表2-1 512Mb DDR2存储芯片的地址映射 9表2-2 DDR2指令真值表13表2-3突发传输顺序（BL=4） 19表3-1

13、DDR2控制器部分引脚 23表32初始化状态机的具体算法26表3-3 DDR2控制器的寄存器27表头4寄存器配置默认值 28表3-5配置模块的引脚29表3-6 OCD、ODT和AL的设置30表3-7 ECC校验模块的具体算法 35表3-8 ECC校验模块校验位的映射关系35表41用户逻辑-PHY的接口信号38表4-2 PHY-控制器接口信号39表43控制器PHY接口信号39表44 PHY-DDR2的接口信号 40表4-5接口模块部分代码 40表4-6测试平台软件组成伪码43表4-7 LFSR主要代码43表4-8协同仿真的代码设置45表5-1 Stratix II GX 90器件可利用资源表52

14、独创性声明本人声明所呈交的学位论文是本人在导师指导下进行的研究工作 及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地方 外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为 获得 合肥工业大学 或其他教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作 了明确的说明并表示谢意。学位论文作者签名：併律签字日期刁門 年4月日学位论文版权使用授权书本学位论文作者完全了解 合肥工业大学 有关保留、使用学位论 文的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁 盘，允许论文被査阅和借阅。本人授权 合肥工业大学 可以将学位论 文的全部或部

15、分内容编入有关数据库进行检索，可以采用影印、缩印 或扫描等复制手段保存、汇编学位论文。（保密的学位论文在解密后适用本授权书）学位论文作者签名：断%签字日期：叭年4月“日学位论文作者毕业后去向：导师签名嗷绅|签字日期：呵年4月日电话:邮编：工作单位:通讯地址：论文是在导师张多利副教授的悉心指导下完成的。张老师不仅学识渊 博，对待科研一丝不苟，他对学生的谆谆教诲都深深地记在我的心中。在两 年半的硕士学习期间，高明伦老师、张多利老师、倪伟老师和胡永华老师在 我的学习和生活的各方面给予了悉心的指导和亲切的关怀，在此致以崇高的 敬意！并表示衷心的感谢！感谢倪伟老师在论文修改和定稿的过程中给予的全面指导。

16、感谢胡永华老师在IP设计过程中给予的指导，胡老师学术研究渊博、科 研能力强，给我留下了深刻的印象。感谢王晓蕾老师、宋宇鲍老师、林微老师、贾靖华老师的关心与帮助。感谢“DDR2 SDRAM控制器项目组”成员孙璐、陶晶、张永志在项目 中的合作与帮助。感谢徹电子设计研究所全体同仁陪我度过两年半的美好时光。感谢我的父母多年来对我的养育、关心、理解和支持。感谢文中引用文献的所有作者们，感谢所有关心、支持和帮助过我的老 师、同学和朋友们。作者：舒展2009年3月30日第一章绪论本章介绍课题的研究背景、研究内容、研究意义和论文结构。介绍了内存 及内存控制器的发展状况，并阐述了所设计的DDR2 SDRAM控制

17、器的特点。11课题研究背景存储器是计算机系统中存储信息（程序和数据）的重要组件，按照用途 可以分为主存储器和辅助存储器。主存储器又称为内存储器，简称内存。内存 包括 ROM （Read Only Memory,只读存储器）和 RAM （ Random Access Memory, 随机存储器）。ROM里存放的信息可以永久保存，这些信息只能读出，不能写入。即使机 器掉电，所存储的信息也不会丢失，因此，ROM-般用于存放计算机的基本程 序和数据，如BIOS程序。RAM与ROM不同，可以随时从中读取或向其写入信息。RAM I作时需 要持续的供电，一旦系统断电，存放在里面的信息会被自动清空且无法恢复。

18、1.1.1 SDRAM的发展状况根据组成元件的不同，RAM可以分为许多类型，SDRAM （ Synchronous Dynamic RAM,同步动态随机存储器）就是其中的一种。这里的“同步”是指 SDRAM工作时需要依靠同步时钟来协调，内部命令的发送和数据的传输都以 同步时钟为基准。''动态"是指存储阵列需要不断的刷新来保证数据不丢失。"随 机”長指数据不是线性依次存储，而是通过地址对指定单元进行数据的读写。 SDRAM的发展经历了以下几个主要的阶段：（1）SDR SDRAM （Single Date Rate Synchronous Dynamic RAM

19、,单倍速率 同步动态随机存储器），下文的SDRAM如无特殊说明，均指SDR SDRAM oSDRAM使用单端（Single.Ended）时钟信号，只在时钟的上升沿采样，工 作速度与系统时钟同步。（2）DDR SDRAM （Double Date Rate SDRAM,双倍速率同步动态随机存 储器），以下简称为DDRoDDR是在SDRAM的基础上改进而来，表11列出了 DDR和SDRAM的 主要区别。表1-1 DDR和SDRAM的主要区别类型比较项SDRAMDDR时钟单一时钟差分时钟预取设计1-bit2-bit数据传输率1/时钟周期12/时钟周期CAS潸伏期2, 31.5, 2, 2.5, 3写

20、入潜伏期0可变突发长度b 2, 4, 8.全页2, 4, 8延迟锁定回路可选工作时必需自动刷新间隔周期固定弹性设计（最大值与 SDRAM的固定值相同）数据选取脉冲无必需DDR比SDRAM多一个CLK#时钟信号，该信号与标准时钟信号CLK相 位相差180° ,从而形成差分时钟，如图11所示。与SDRAM只能在时钟的 上升沿进行数据传输不同，DDR在CLK的上升沿和下降沿都可以传输数据， 这样，在相同的系统时钟下，DDR的数据传输速率就是SDRAM的两倍，如图 1-2所示。需要注意的是，CLK#并不作为第二个触发时钟，而是用于校准触发时钟。 这是因为DDR在CLK的双沿触发数据传输，使得

21、传输周期缩短一半，因此必 须保证传输周期的稳定以确保数据的正确传输。基于这一要求，必须对CLK的 上下沿间距进行精确的控制。但由于温度波动、电阻性能改变等原因，CLK上 下沿间距可能会发生变化，此时CLK#可以起到校准的作用，如图1J所示。正常时钟信号上升与下降沿失调时钟周期时忡用期高电平低电平CLK_CLK#DCAlZxC时钟周期时钟周期 高电平低电平图1-1差分时钟（3）DDR2 SDRAM （Double Data Rate 2 SDRAM,第二代同步双倍速率动 态随机存取存储器），以下简称为DDR2o与DDR相比，DDR2有许多改进，表12列出了 DDR2和DDR的主要区 别。表1-2

22、 DDR和DDR2相关数据的对比比较项DDRDDR2总线频率100/133/166/200MHZ200/266/333MHZ核心频率100/133/166/200MHZ100/133/166MHz数据传输率200/266/333/400MHZ400/533/667MHZ预读取设计2bit4bit突发长度2. 4, 84, 8段的数量最多4个最多8个CAS延迟1.5, 2, 2.53, 4, 5数据选取脉冲单数据选取脉冲差分数据选取脉冲工作电压2.5VL8V封装TSOPFBGA发热量大小从表1-1中可以看出，在同一核心频率（内部存储单元阵列时钟）下,DDR2 的实际工作频率（总线频率）是DDR的

23、两倍。这是因为DDR2采用了 4-bit预 读取的设计。虽然DDR2和DDR 样，都在时钟的上升沿和T降沿传输数据， 但DDR2的指令预读取能力是DDR的两倍，因此，在相同的核心频率下,DDR2 的实际传输速率是DDR的两倍。举例来说，当核心频率为100MHz时，SDRAM 的数据传输速率为100MHz, DDR的数据传输速率为200MHz,而DDR2的实 际数据传输速率为400MHz,如图13所示。SDRSI>RAM"inrDPR SDIUMDDR2SDIUM"LTU- WW JUUW图13 SDRAM. DDR. DDR2的实际数据传输速率对比此外DDR2还采用了

24、三项新技术：离线驱动调整OCD （Off-Chip Driver）：通过调整内部输出驱动的 上拉/下拉电阻值，使得充、放电动作的电压误差减到最小，进而 调整DQS和DQS#的波形交叉点，平衡参考时钟的上升沿和下降 沿波形，从而保证内部输出驱动的稳定。片内终结器O DT (On-Die Termination)：并行总线中，信号传输到 一端的尽头之后不会自动消失，而会沿着相反方向反射回去，这样 会与后面传送过来的信号发生碰撞，导致数据传输出错。DDR2存 储芯片通过芯片内部内建的ODT截断来自线路终端的反射信号， 抑制信号干扰现象，从而保证信号的品质。 前置 CAS (Posted Column

25、 Address Strobe,前置列地址选通)：通 过将CAS信号插到RAS (Row Address Strobe)信号的后一个时钟 周期，避免激活指令和CAS信号的冲突，提升DDR2的读写访问 效率。关于前置CAS的详细介绍参见第二章。(4) DDR3 SDRAM (Double Data Rate 3 SDRAM,第三代同步双倍速率动 态随机存取存储器)，以下简称为DDR3。2007年JEDEC公布了 DDR3的标准，数据传输率从667MHz开始。DDR3 与DDR2的主要区别在于支持8bit的预读取技术、支持更多的逻辑段、支持局 部自刷新、更低的功耗和新型的绿色引脚封装技术等。1.1

26、.2 DDR2 SDRAM控制器的发展自从DDR2的JEDEC标准面市以来，对DDR2控制器的研究就从未间断， DDR2控制器的性能也逐步提升，主要表现在： DDR2控制器数据宽度的增加DDR2控制器的数据宽度从最初的16位，发展到32位。目前DDR2控制 器己经可以在一个时钟周期内传输64位数据。 DDR2控制器可支持DDR2存储芯片容最的增加由于DDR2存储芯片的容量在不断的扩充，因此DDR2控制器也需要不断 的改进以支持更大容星的DDR2存储芯片。从最初仅支持64Mb的DDR2存储 芯片发展到支持512Mb甚至1Gb的DDR2存储芯片。伴随着DDR2内存容量的不断扩大，DDR2控制器势必

27、需要支持更大容量 的DDR2存储芯片。 DDR2控制器工作频率的提高DDR2是一个高速的电子器件，其工作数据传输速率是DDR2控制器工作 频率的4倍。因此伴随着DDR2存储芯片数据传输速率的高要求，DDR2控制 器也必须提高工作频率。1.1.3本课题DDR2 SDRAM控制器的特点本课题在研究了 DDR2的JEDEC标准的基础上，结合学习实践，力求设 计一款较为完善的DDR2控制器IP。所设计的DDR2控制器具有以下特点：1. 支持数字PHY电路首先从DDR2控制器与DDR2存储芯片的连接方面考虑，DDR2控制器与 DDR2存储芯片之间需要通过硬件电路来实现数据高速稳定的传输，该硬件电 路称为

28、PHY （Physical layer interface,物理层接口）。大多数的DDR2控制器都 需要在DDR2控制器和DDR2存储芯片之间添加额外的硬件电路，来实现PHY 的功能。这样，会使芯片体积增大，增加设计的成本。本课题所设计的DDR2控制器具有数字PHY的接口模块，可以匹配Altera 公司的数字PHY,不需要实际的硬件电路就可以实现PHY的功能，节约了设 计成本，缩小了硬件电路的体积。2. 将配置口从初始化模块中分离出来寄存器的配置需要在初始化过程中完成，所以DDR2控制器一般都将配置 口设计在初始化模块的内部。本课题设计的DDR2控制器将配置口从初始化模 块中分离出来，成为单独

29、的配置模块。初始化模块在完成上电等待后，直接调 用配置模块完成对模式寄存器和外部模式寄存器的配置工作，简化操作，便于 状态转换的控制。3. 支持多个DDR2存储芯片随着集成电路的不断发展，对DDR2存储芯片的容量要求也越来越髙。可 以通过使用更大容量的DDR2存储芯片或者级联多个较低容量的DDR2存储芯 片来满足要求。本课题设计的DDR2控制器采取后一种方法来提升DDR2存储 芯片的容量，最多可以支持4个32MX16的DDR2存储芯片，也就是最大可支 持2Gb的DDR2存储芯片。4. 支持DDR2的三个新特性本课题设计的DDR2控制器完全支持DDR2的三个新技术。在初始化过程 中，通过配置外部

30、模式寄存器可自动完成对OCD的驱动调校、ODT终结电阻 阻值的设置和前置CAS操作附加延迟的设定，能够充分发挥DDR2的优势。5. 参数可调的DDR2自动刷新控制DDR2的内部存储阵列需要不断地刷新以保证数据不丢失。如果每次刷新 都需要用户发岀刷新指令，将是非常繁琐的。本课题设计的DDR2控制器在其内部设计了个定时器，只要在初始化过 程中设定刷新的时间参数，控制器就会在满足指定的时间间隔后自动发出刷新 指令，而不需要用户的干预。1.2课题研究内容论文的主要研究内容是设计一款兼容JEDEC标准的产品级DDR2控制器5IP,完成与Altera数字PHY电路的接口设计，并与Altera Strati

31、x II GX 90开发 板上的DDR2存储芯片进行时序匹配，实现该IP的FPGA功能验证。具体工作 包括：(1) DDR2 SDRAM控制器的整体架构设计在对DDR2的基本操作和指令进行分析的基础上，进行系统功能的分析， 确定系统所要实现的功能、系统的输入输出以及这些输入输出Z间的关系等， 提出DDR2控制器的整体架构设计方案，并完成控制器状态机的设计工作。 DDR2控制器整体架构设计的一个重点就是状态机的设计与实现。(2) DDR2 SDRAM控制器的RTL级设计采用自顶向下的设计方法和模块化的设计思想，将控制器分解成若干模块， 完成控制器内部初始化模块、配置模块、执行模块和数据通道模块的

32、RTL级设 计。其中数据通道模块是控制器设计的重点，该模块的设计难点是如何完成DQ 信号和DQS信号之间的时序控制。(3) DDR2 SDRAM控制器与数字PHY的接口设计将所设计的DDR2控制器匹配Altera数字PHY,完成DDR2控制器与数字 PHY之间范接口设计。(4) DDR2 SDRAM控制器的仿真与验证设计完成之后，首先使用Mentor Graphics公司的ModelSim对DDR2控制 器IP进行单独的RTL级仿真验证，然后在Altera Stratix II GX 90开发板上对 该IP进行FPGA原型验证。由于使用Altera Stratix II GX 90开发板进行控

33、制器IP的FPGA原型验证， 所以还需将该IP与开发板上的DDR2存储芯片进行时序匹配的设计。1.3课题研究意义虽然目前市场上已经有DDR3内存问市，但由于成本高，尚未得到大面积 普及，目前仅在一些采用了高端处理器的系统中使用。DDR3内存的推出是为 了弥补DDR2内存不能满足高端处理器对内存带宽的需要，对于中低端处理器， 由于其速度无法和DDR3相匹配，并不能发挥DDR3内存的优势，相反，选择 DDR2内存更为合适。除了在PC机中获得广泛使用外，目前大量嵌入式系统也配备了 DDR2内 存。这是因为嵌入式系统中，通常不需要DDR3这种髙速的内存，DDR2内存 已经可以满足其要求。同时由于DDR

34、2成本比DDR3低，DDR2依然是内存市 场的主流产品，因此，本课题所设计的DDR2控制器IP具有广阔的应用前景。此外，课题的其他研究意义在于：(1) 完戌DDR2控制器的设计，可以匹配JEDEC标准的DDR2存储芯片 虽然国内外对DDR2控制器研究已久，DDR2控制器也在不断的完荐。但是由于DDR2本身结构复杂，操作繁杂，对时序的要求髙，所以DDR2控制器 的设计仍然具有较高的学习和研究价值。本课题在对DDR2 JEDEC标准的研究基础上，设计DDR2控制器。该控制 器可以匹配任意一款满足JEDEC标准的DDR2存储芯片，具有良好的应用前 景。(2) DDR2控制器IP软核设计的产业化意义D

35、DR2内存的应用领域相当广泛，从通信、计算机、嵌入式系统到消费品 制造等各个领域。本课题研究设计的DDR2控制器与一般实验级的DDR2控制器不同，是一 款完整的产品级控制器IP,该DDR2控制器IP可实现产业化，具有一定的市 场应用价值。(3) 掌握了 DDR2控制器设计的一些关键技术通过本课题的研究，有利于掌握DDR2控制器的系统架构、数据通道等模 块设计的关键技术，为今后设计更高性能的DDR2控制器提供经验和技术储备。(4) 为IP软核设计提供了实践经验通过设计DDR2控制器IP,有助于熟悉数字电路设计的流程，对学习IC (Integrate Circuit,集成电路)设计具有一定的帮助。

36、1P技术之所以受到广泛重视的主要原因是它为SoC的设计提供有效途径。我 国已有一定的芯片生产和制造能力，IC设计业也正在兴起，这将对坚实IC产业 的基础起到枳极作用，对改变我国集成电路产业的落后局面和缩短我国集成电 路技术与世界水平的差距，具有极为重要的战略意义。本课题完成了从系统架构设计、硬件语言描述、功能仿真测试、综合到布 局布线的过程。在本课题的设计过程中积累了许多IP设计经验，为以后的工作 奠定了坚实的基础。1.4论文结构论文共分为六章，各章的主要内容如下：第一章绪论。介绍课题的研究背景、研究内容、研究意义和论文结构。 介绍了内存及内存控制器的发展状况，并阐述了本论文设计DDR2 SD

37、RAM控 制器的特点.第二章DDR2 SDRAM的基本操作和指令。对DDR2的待点、结构等做了 基本的介绍，主要包括DDR2的系统结构和具体操作指令。第三章DDR2 SDRAM控制器IP的设计。介绍DDR2 SDRAM控制器IP 的设计，主要包括DDR2控制器系统结构的划分和指令系统的设计。第四章DDR2 SDRAM控制器IP的仿真与验证。介绍如何实现控制器与 PHY的接口设计，完成所设计DDR2 SDRAM控制器的仿真验证过程，并对仿 7-真结果进行分析。第五章DDR2 SDRAM控制器IP的FPGA验证.介绍如何实现所设计 DDR2 SDRAM控制器对开发板上的DDR2存储芯片的基本控制，

38、从而完成 DDR2 SDRAM控制器的FPGA原型验证。第六章总结与展望。对论文的成果，当前研究工作中的不足之处和需要 进一步完善的地方进行总结，并对将来的工作做进一步设想。#第二章DDR2 SDRAM的基本操作和指令本章对DDR2 SDRAM的特点、结构等做基本的介绍，主要包括DDR2 SDRAM的系统结构、具体操作指令，是后续章节的方法基础和理论依据。2.1 DDR2 SDRAM的系统结构掌握DDR2的基本操作是成功设计DDR2控制器的前提条件。因此在设计 DDR2控制器之前，必须对DDR2存储芯片的特征结构等有全面的了解。2.1.1 DDR2 SDRAM的夕卜部引脚DDR2存储芯片的容量

39、大多数都以Mx W的方式来表示。其中，M是该芯 片中存储单元的总数，单位是兆（M）, W是每个存储单元的容量，即芯片的 位宽（Width）,单位是bit。例如，8Mx8,表示一个8bit位宽、有8M个存储 单元的芯片，总容量是64Mbit （8MB）.以一款512Mb （32Mxl6）的DDR2存储芯片为例，根据其基本功能，外 部引脚主要包括13条地址总线（A0A12）、16条数据总线（D0-D15）、2条段 地址总线（BA0-BA1）、时钟信号（CLK、CLK#）、行列选择及使能信号（CAS#、 RAS#、WE#）、控制信号（CS#等。512Mb DDR2存储芯片的地址映射关系见表21。表2

40、-1 512Mb DDR2存储芯片的地址映肘配賈32MX16段的数馆4自动预充电AIO(AP)段地址BAO, BA1行地址A0-A12列地址A0-A92.1.2 DDR2 SDRAM的内部结构512Mb的DDR2存储芯片由4个段组成，每次读/写只访问4个段中的1 个，被选中的段一次输出16位数据。由于行列地址线复用，所以512Mb的DDR2存储芯片只需要15根地址线 （包括2条段地址线）。对于每个段而言，只需要行列地址线而不需段地址线， DDR2存储芯片的内部结构见图2-1（91o图2-1 512MbDDR2存储芯片的内部结构2.1.3 DDR2 SDRAM 的状态机DDR2可以实现多种操作,

41、包括：初始化(Initialization空闲等待(Idle)、 寄存器设置(MRS, Mode Register Set)、刷新(Refresh)、自刷新(Se出Refresh)、 预充电(Precharge)、激活(Activate) 读/写操作(Read/Write> 和节电(Power Down)等同。要使这些操作按照严格的时序要求，彼此之间进行转换，需要通 过状态机来实现控制，DDR2的状态机见图22。CKEL=CKE为低电平，进入节电模式CKEH =» CKE为高电平，退出节电模式，退出自刷新ACT=激活WR（A）=写（带自动预充电）RD（A）=读（带自动预充电）P

42、R（A）=预充电（所有段）（E）MRS =（外部模式寄存器设置SRF=进入自刷新REF-刷新图2-2 DDR2 SDRAM状态机2.2 DDR2 SDRAM的初始化2.2.1 DDR2 SDRAM的初始化过程在DDR2存储芯片内部包含一个逻辑控制单元，每次上电/复位后都要先对 这个逻辑控制单元进行初始化。DDR2初始化的步骤如下：在上电/复位之后，CKE（时钟使能信号）变为高电平，并且保持200uso控制器等待400ns后执行第一个PCH （预充电）指令.执行ELMR （外部模式寄存器装载）指令，配置EMR （外部模式寄存 器），并将EMR1和EMR2所有位淸零。 执行LMR （模式寄存器装载

43、）指令，设置内存参数，例如CAS延迟和 突发长度等。执行PCH指令，将所有段再次预充电。<11指令两次ARF (自刷新)指令。执行LMR指令，设置操作参数。 执行ELMR指令，通过外部模式寄存器(EMR, Extended Mode Register), 设定OCD的阻抗为默认值。至此，DDR2的初始化操作全部完成.2.2.2模式寄存器的配置当CS#, RAS#, CAS#, WE#, BAO和BAI为低电平的时选中模式寄存器 (MR, Mode Register),模式寄存器里的值可以通过执行Load Mode指令改写。 模式寄存器的设置见图23刃。MlAW At MA7MMA4A1A

44、?A1A>IIHIIIUIIHIII二PHKXst< 。 1 » °< n 1 1i1 0Amr. J11J1 1 J1 1 1JI "1 1匚.IhyfroHi i图2-3 DDR2模式寄存器的设置通过模式寄存器可以设置突发长度(Burst Length,又称为猝发长度)、突 发类型(Burst Type)、CAS 延迟(CAS Latency )x DLL 重置(DLLReset)、写 操作掩码(Write Recovery)、节电模式(PDmode)等。2.2.3外部模式寄存器的配置DDR2存储芯片拥有三个外部模式寄存器：EMR, EMR1

45、和EMR2,通常 将EMR1和EMR2全部置零。所以，下文所叙述的外部模式寄存器设置主要是 指对EMR的设置。当CS#, RAS#, CAS#, WE#, BA1为低电平且BA0为离电平的时选中外 部模式寄存器，执行Load Mode指令进行改写。外部模式寄存器的设置见图 24叫图2-4 DDR2外部模式寄存器的设置通过外部模式寄存器可以完成DLL的启用/禁用（DLL Enable）、ODT阻 抗的设置（Rrr）、OCD操作的配置（OCD OperationCAS后附加延迟（AL） 的设置等。2.3 DDR2 SDRAM的访问操作指令DDR2的操作主要通过片选信号CS#、行地址选择信号RAS#

46、、列地址选择 信号CAS#和写使能信号WE#的不同组合状态来实现控制。DDR2的主要操作 扌旨令及各控制信号真值如表2-2所示。表2-2 DDR2指令真值表功能描述CKECS#RAS#CAS#WE#A10Previous CycleCurrent CycleLoad Mode （装载模式）HHLLLLAuto Refresh （自刷新）HHLLLHXSingle Bank Precharge （单一段预充电）HHLLHLLAll Bank Precharge （所有段预充电）HHLLHLHBank Active （段激活）HHLLHHWrite （写操作）HHLHLLLWrite with A

47、utoprecharge（带预充电的写操作）HHLHLLHRead （读操作）HHLHLHLRead with Autoprecharge （带预充电的读操作）HHLHLHH注：A12-A0此时为0PcodcA12-A0此时为行地址2.3.1 DDR2的操作原理在对DDR2进行操作访问之前，首先需要了解DDR2的操作原理。DDR2内部是一个类似表格的存储阵列。和表格的检索原理一样，先指定 一个行（Row）,再指定一个列（Column）叫就可以准确地找到所需要的单 元格，这就是DDR2寻址的基本原理。单元格被称为存储单元，整个存储阵列 称为逻辑段（Logic Bank,下文简称为段）。段存储阵列

48、参见图25。81C那S01234£61234S67图25段存储阵列示意图由于技术和成本等原因，不可能只做一个全容量的段。而且最重要的是， 由于DDR2的工作原理限制，单一段将会造成非常严重的寻址冲突，导致效率 大幅度降低,所以DDR2内部被分割成若干个段。由于存在多个段，因此在寻址的时候，就需要先确定访问哪一个段，然后 在选定的段中对相应的行和列进行寻址。由此可见，DDR2毎次只能对某个特 定的段进行访问。2.3.2附加延迟AL的设定在介绍读/写操作之前，先要重点说明DDR2的一项重要新技术，即附加延 迟技术。在前置CAS操作中，CAS信号（读/写）能够被插到行地址选择信号（激 活）

49、后面的一个时钟周期，这使得CAS指令可以在行地址选择信号后AL个周 期内仍保持有效，原来的tRCD （RAS to CAS Delay, RAS至CAS延迟）被 AL所取代。AL可以设定为0、1、2、3、40由于将CAS信号设置在RAS （Row Address Strobe,行地址选择）信号后面的一个时钟周期，因此激活指令ACT 和CAS信号不会产生碰撞冲突。这可简化控制电路的设计，避免总线上的冲突， 提升DDR2的读写访问效率。但是该参数的设置也会给数据的实际读写增加相 应的延迟，即RL （Read Latency,读延迟）=AL + CL；WL （ Write Latency 写延迟）=

50、RL-1。其中CL （CAS Latency, CAS潜伏期）为列选择到数据输出的延迟。前置CAS的工作原理参见图26,前置CAS的具体操作时序图参见图27。-#-折饮*JK*»CASwwwww殒们修I个f9i | I | I图26前置CAST作原理图：1012345 e 78«101112IllilieIIIVI(I(AL=2CL = 3RL=5 WL = 4BL = 4) #-图27同一段的前置CAS读写操作其中图26中的tRRD为读操作与读操作之间的延迟（Read-to-Read Delay）。DDR2存储芯片通过增加地址和指令的FIFO （First In Firs

51、t Out,先入先出） 寄存器来实现前置CASo通过寄存器保存CAS指令和地址直到附加延迟结束。2.3.3行有效与列寻址初始化完成后，要对一个段中的存储阵列进行寻址，首先要确定行地址， 使该行处于激活状态，然后再确定列地址。虽然在此之前要进行片选和段定址, 但它们可以和行有效同时进行。在CS#有效、段定址的同时，RAS也处于有效状态。此时地址总线发送具 体的行地址。由于行有效的同时相应段也有效，所以行有效也可称为段有效。行地址确定之后，就要对列地址进行寻址。虽然DDR2中行地址与列地址 线是复用的，但CAS信号可以区分开行与列寻址的不同，配合地址总线来确定 具体的列地址。2.3.4读/写指令读

52、/写指令可以和列地址一起发出，但是行有效指令与列读写指令之间必须 要有一个间隔（tRCD,行选通周期）。这是根据芯片存储阵列电子元件响应时 间（从一种状态到另一种状态变化的过程）所制定的延迟。广义的tRCD以时 钟周期（tCK, Clock Time）数为单位，比如tRCD=2,就代表延迟周期为两个 时钟周期。图28为tRCD=3的时序示意图。TO T1 T2 13 T4时钟 _TLrLrLFLrItRCDI图2-8 tRCD=3时的时序图2.4 DDR2 SDRAM的读/写时序2.4.1数据输出（读操作）确定列地址后，就已经确定了具体的存储单元。之后就是将数据通过数据 I/O通道输出到DDR

53、2存储芯片的数据总线上。但是在CAS指令发出之后，仍 要经过一定的时间才有数据输出，这是由于存储体中晶体管的反应时间造成的 数据输出延迟。从CAS与读取指令发出到第一个数据输岀的这段时间定义为 CLo由于CL只在读取时出现，所以CL又被称为读取潜伏期。由于芯片体积的原因，存储单元中的电容容量很小，所以信号要经过放大 来保证其有效的识别性。但其需要有一个准备时间才能保证信号的发送强度， 因此在数据I/O总线上有数据输岀之前的一个时钟上升沿数据就已经被触发， 经过一定的驱动时间最终传向数据I/O总线进行输出，这段时间称为tAC （Access Time from CLK»时钟触发后的访问

54、时间）。tAC的单位是ns,具体 时间有多长，不同的频率有不同的规定，但都必须小于一个时钟周期，否则会 因访问时间过长而使效率降低，具体的时序关系见图29。TOTlT2H卄 LJ!f_f_I_图2-9 CL=2与（AC示意图2.4.2数据输入（写操作）数据写入操作也是在tRCD之后进行，但此时没有CL。在列寻址时，WE# 为有效状态。数据写入时的时序关系见图2-10oTO TlT2 T3图240数据写入的时序图 #-DDR2在数据输入时，无需做任何调校，数据直接传送到数据输入寄存器 中，然后再由写入驱动器对存储电容进行充电操作，因此数据可以与CAS同时 发送，也就是说写入延迟为0。不过，数据并

55、不是即时地写入存储电容。因为 三极管的选通(就如读取时一样)与电容的充电需要一定的时间，所以数据的 真正写入需要一定的周期。为了保证数据的可靠写入，都会留出足够的写入/ 校正时间(tWR, Write Recovery Time),这个操作也被称作写回(Write Back). tWR至少占用一个时钟周期或再多一点(时钟频率越高，tWR占用周期越多)。 图211给出了 DDR2的读/写时序图。TO T1 T2 T3 T4 T5 T0 T7 T8I ! I ：|：|： I ： I ： I ! I ：|(a)读操作：RL = 5( AL = 2, CL = 3), BL = 4 TOT1T2 T3 T4T5 T6 T7 Tn(b)写操作：RL = 5(AL = 2, CL = 3), WL-4, BL = 4图2-11 DDR2读/写操作时序2.4.3突发传输除了普通的数据传输方式之外，DDR2还支持突发传输(Burst Transfers, 又称为猝发传输)。突发传输是指在同一行中相邻的存储单元进行连续数据传输 的方式，连续传输所涉及到