数字逻辑设计第三章3(第四次课)_846706135

1、功能：比较A、B两数大小，判断AB、AB3 则则AB，若若A3B3 则则ABi的条件：的条件：Ai=1，Bi=0；即；即11iiiiiBAAZBA或AiBABABABABABABABA=BA4A7B4B7半加器半加器 （Half Adder）：）：不考虑低位进位输入不考虑低位进位输入和向高位的进位输出，两数码和向高位的进位输出，两数码Xn、Yn相加，称相加，称半加半加 。nnnnnnnYXYXYXH全加器全加器 （Adder）：）： 将将Xn、Yn及低位进位及低位进位Cn-1相加，并将进位输出相加，并将进位输出Cn，称全加，称全加 。真值表框图3输入2输出l一位全加器一位全加器 （Full A

2、dder） 00 01 11 1001nF1111nnnnnnnnnnnnnCYXCYXCYXCYXFl一位全加器一位全加器 （Full Adder）)()()(111nnnnnnnnnnnnnYXCYXYXCYXYXC 00 01 11 1001nC11nnnnnnnCYCXYXC1)(nnnnnCYXYX11111nnnnnnnnnnnnnnnnCYXCYXCYXCYXCYXF111111nnnnnnnnnnnnnnnnnnnCYCXYXCYXCYXCYXCYXCAi Bi Ci-1 Fi ABBABAABBABABABABAABBACnCn-1Fi经化简之后，用与非门实现需要经化简之后，

3、用与非门实现需要6级门才能得到全加和！级门才能得到全加和！减少传输延迟的级数，是加法器设计的主要矛盾！减少传输延迟的级数，是加法器设计的主要矛盾！不化简，用全部最小项实现，需要3级门。l一位一位全加器实现方案11111nnnnnnnnnnnnnCYXCYXCYXCYXF1111nnnnnnnnnnnnnCYXCYXCYXCYXC写 的表达式FC1111nnnnnnnnnnnnCYXCYXCYXCYXF1111nnnnnnnnnnnnCYXCYXCYXCYXFF11nnnnnnnCYCXYXC11nnnnnnnnCYCXYXCC经变换后只要2级门。l一位一位全加器实现方案21111nnnnnnn

4、nnnnnCYXCYXCYXCYXFF11nnnnnnnnCYCXYXCCl一位一位全加器实现方案2(续）1)(nnnnnnCYXYXC分析全加器真值表中分析全加器真值表中Fn和和Cn的对应关系，的对应关系， Fn为为“1”的条件有两个：的条件有两个：1、Xn Yn Cn-1均为均为“1”2、Xn Yn Cn-1只有一个为只有一个为“1”,且且Cn为为“0”因此有下述表达式和电路因此有下述表达式和电路. 真值表nnnnnnnnnnCCCYCXCYXF11Y1 X1 Y0 X0 Cin Y3 X3 F4 Cout FULL AdderY2 X2 F1 FULL AdderCout F2 FULL

5、 AdderCout F3 FULL AdderCout Y1 X1 Y0 X0 Cin Y3 X3 F4 Cout FULL AdderY2 X2 F1 FULL AdderCout F2 FULL AdderCout F3 FULL AdderCout Y1 X1 Y0 X0 Cin Y3 X3 F4 Cout FULL AdderY2 X2 F1 FULL AdderCout F2 FULL AdderCout F3 FULL AdderCout C1、C2、C3、C4是怎样形成的？ C1、C2、C3、C4形成的条件011111)(CYXYXC011221122222)()(CYXYXY

6、XYXYXC01122331122332233333)()()()(CYXYXYXYXYXYXYXYXYXC011223344112233442233443344444)()()()()()()(CYXYXYXYXYXYXYXYXYXYXYXYXYXYXCGi = XiYi 称为称为产生进位函数产生进位函数Pi=Xi+Yi 称为称为传递进位函数传递进位函数化简，得化简，得011111)(CYXYXC011011111)(CPGCYXYXC改写为改写为011011111CGPCYXYXC原理表达式实用表达式012122011221122222)()(CPPGPGCYXYXYXYXYXC01122

7、1122222)()(CYXYXYXYXYXC012122011221122222)(CGGPGPCYXYXYXYXYXC012312323301122331122332233333)()()()(CPPPGPPGPGCYXYXYXYXYXYXYXYXYXC01122331122332233333)()()()(CYXYXYXYXYXYXYXYXYXC012312323301122331122332233333)()(CGGGPGGPGPCYXYXYXYXYXYXYXYXYXC012341234234344011223344112233442233443344444)()()()()()()(

8、CPPPPGPPPGPPGPGCYXYXYXYXYXYXYXYXYXYXYXYXYXYXC012341234234344011223344112233442233443344444)()()(CGGGGPGGGPGGPGPCYXYXYXYXYXYXYXYXYXYXYXYXYXYXCCi延迟级数与位数无关延迟级数与位数无关: 都是都是2级级; Fi都是都是3级级011011111CGPCYXYXC012122011221122222)(CGGPGPCYXYXYXYXYXC01122331122332233333)()(CYXYXYXYXYXYXYXYXYXC0112233441122334422

9、33443344444)()()(CYXYXYXYXYXYXYXYXYXYXYXYXYXYXCP1G1P2G2P3G3C0C1C2C3此时此时,片内虽然是并行片内虽然是并行,但片间进位仍是串行逐片传递但片间进位仍是串行逐片传递.产生产生C4, C8 , C12 , C16的延迟各是几级的延迟各是几级? Fi要几级要几级?144588912121316160110123412342343444)(CPGCPPPPGPPPGPPGPGCmm01212201122012341234234344567856786787884567856786787888)()(CPPGPGCPGPGCPPPPGPPP

10、GPPGPGPPPPGPPPGPPGPGCPPPPGPPPGPPGPGCmmmmmmmmm012312323312CPPPGPPGPGCmmmmmmmmm01234123423434416CPPPPGPPPGPPGPGCmmmmmmmmmmmmmm0114CPGCmm0121228CPPGPGCmmmmm012312323312CPPPGPPGPGCmmmmmmmmm01234123423434416CPPPPGPPPGPPGPGCmmmmmmmmmmmmmm12342343441GPPPGPPGPGGm56786787882GPPPGPPGPGGm91011121011121112123GP

11、PPGPPGPGGm131415161415161516164GPPPGPPGPGGm12341PPPPPm56782PPPPPm91011123PPPPPm131415164PPPPPmGm和Pm的规律性强，可以根据输入X和Y直接计算得出，意味者4位加法器内部可以直接提供Gm和Pm。C4，C8，C12，C16可以设计一个部件快速计算。超前进位扩展器超前进位扩展器, 使得使得C4, C8 , C12 , C16同时产生同时产生!01234123423434416CPPPPGPPPGPPGPGCmmmmmmmmmmmmmm4位快速加法器的输出提供位快速加法器的输出提供Pm、Gm 需需2级延迟，级

12、延迟，F需需3级延迟。级延迟。则产生则产生C4, C8 , C12 , C16的延迟各是几级的延迟各是几级? Fi要几级要几级?4位快速加法器的输出提供位快速加法器的输出提供Pm、Gm 需需2级延迟。产生级延迟。产生C4, C8 , C12 , C16的延迟的延迟3级，级， F1 F4要要3级，级， F5 F16要要6级。级。请大家课后比较一下：由请大家课后比较一下：由1位全加器构成的位全加器构成的16位串行加法器、位串行加法器、16位串行加法器、位串行加法器、16位并行加法器计算结果所需要的级数。位并行加法器计算结果所需要的级数。操作数操作数被操作数被操作数结果结果进位进位功能控制功能控制

13、4位位ALU电路电路1: 功能控制加在进位门和半加器功能控制加在进位门和半加器电路电路2: 功能控制加在输入端功能控制加在输入端,改变进位产生函数改变进位产生函数Gi和进位传递函数和进位传递函数Pi74181简化逻辑图简化逻辑图1M=L 门门13输出输出 门门14输出输出 门门15输出输出 门门16输出输出 门门19输出输出 门门1316形成以形成以X03、Y03、Cn为输入的四位快速加为输入的四位快速加法器的各进位的反码法器的各进位的反码 nC000CCPGn101011CCPPGPGn2012012122CCPPPGPPGPGn301230123123233CCPPPPGPPPGPPGPGn门门19形成的是第形成的是第3位向第位向第4位进位的原码位进位的原码 门门21、23、25、27形成以形成以Xn、Yn为输入的半加和为输入的半加和 门门22 门门24 门门26 门门28 F1