基于FPGA的任意信号发生器 潘睿哲

1、研究生课程论文课程名称 工程实习 授课学期 2012 学年至 2013 学年 第 2 学期学院 电子工程学院 专 业 电子与通信工程 学号 2012011597 姓名 潘睿哲 任课教师 殷严刚 交稿日期 2013.8.20 成绩 阅读教师签名 日 期 基于FPGA的任意信号发生器摘要频率合成技术广泛应用于通信、航空航天、仪器仪表等领域。目前，常用的频率合成技术有直接模拟频率合成，间接频率合成和直接数字频率合成。直接数字频率合成器(Direct Digital Frequency synthesizer，简称DDS)是一种全数字化的频率合成器，利用抽样定理作为理论基础，采用一个恒定的输入参考时钟

2、以数据处理的方式产生频率相位可调的输出信号，输出的高频率幅度抽样序列经D/A转换后，可以得出任意无失真的连续波形。DDS系统由相位累加器、波形ROM、D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。与模拟信号发生器相比，DDS产品具有低成本，高性能，功能集成以及小的封装尺寸等一系列优点。本文基于以上理论和设计环境，选定FPGA数字电路芯片作为物理工具，以Verilog HDL作为设计语言，主要以在单芯片上实现正弦序列、方波序列、三角波序列为目的，

3、着重研究DDS技术中对于频率的调节方法，并尝试以Verilog HDL语言编写，然后在对应的仿真环境中得到结果。本设计可输出1000HZ到2.5MHZ的方波、正弦波以及三角波。关键词：数字频率合成（DDS），Verilog HDL，FPGA，信号源ABSTRACTThe technique of Frequency Synthesis，which contains of Direct analog Synthesis，Indirect Synthesis and Direct Digital Synthesis, is widely used in the area of communicat

4、ion，Aeronautics and Astronautics，instrument and so on.Direct digital synthesis (DDS) is a technique of using digital signals to generate Frequency synthesizer. Basing on sampling theorem, DDS can output signals of any shape using the sampling pulse as a signal sequence. With the help of D/A convecto

5、r,high-frequency range sample sequence can be drawn without any distortion Continuous waveform. A DDS system consists of Phase Accumulator，SineROM D/AConverter and Low Pass Filter. As the referenced frequency is fixed，the output frequency，the phase quantization noise and the resolution of frequency

6、and phase are due to frequency word，the value of ROM and the bits of D/A converter，the bits of accumulator and ROM respectively.Compared with analog synthesizer, Todays DDS Products have advantage of cost一comPetitive，high一Perofrmance，functionally一integrated，and smallPackage一sized .Based on the above

7、 theory and design environment, the article selected CPLD/FPGA digital circuit chips as the physical tools and Verilog HDL as a language. Mainly focus on a single chip to achieve sine sequence, square-wave sequence, triangle wave sequence and sawtooth wave sequence,the article focusing on DDS techno

8、logy in the frequency and phase adjustment methods. And translate it to Verilog HDL, then complier and simulate result in the corresponding simulation environment.Key words: Digital Synthesis (DDS), Verilog HDL, FPGA, signal generator目录一 数字式频率合成的原理1二 直接数字频率合成概述3三 设计模块简介6四 仿真测试9五 设计总结10参考文献113一 数字式频率

9、合成的原理所谓频率合成技术指的是由一个或者多个具有高稳定度和高精确度的频率参考源，通过在频率域中的线性运算得到具有同样稳定度和精确度的大量的离散频率的技术。完成这一功能的装置被称为频率合成器。频率合成器应用范围非常广泛，特别是在通信系统、雷达系统中，频率合成器起了极其重要的作用。随着电子技术的不断发展。频率合成器的应用范围也越来越广泛，对其性能要求也越来越高。数字式频率合成原理如下所述。一个频谱纯净的单频洗好可表示如下：如果对上式进行采样，且采样周期为Tc（采样频率为fc = 1 / Tc ) ，则可得到离散的波形序列：u*(n) = sin (2f0 n Tc) （ n = 0,) 相应的离

10、散相位序列为：*(n) = 2f0 n Tc= n·(n=0,1,2,3)式中：= f 0Tc= 2 f0 / f c 是连续两次采样之间的相位增量。现将整个周期的相位分割成M等份，则每一份为：=2/m即为可选择的最小相位增量，若每次的相位增量就取，则此时相位增量的斜率最小，得到最低的输出频率。若每次的相位增量选取为的K倍，则可得到信号的频率为：综上所述，在采样频率一定的条件下，可以通过控制两次连续采样之间的相位增量（不得大于），来改变所得到的离散波形序列的频率，经保持和滤波之后，可唯一得恢复出此频率的模拟信号，这就是直接数字频率合成的原理。二 直接数字频率合成概述直接数字频率合成器

11、简介:直接数字频率合成器（Direct Digital Synthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由加法器、寄存器、波形存储ROM、D/A转换器和低通滤波器（LPF）构成。DDS的原理框图如下图所示： D/AROM寄存器LPF波形控制字WN位K参考信号fc加法器D图2-1 DDS原理图其中K为频率控制字、W为波形控制字、fc为参考时钟频率，N为相位累加器的字长，D为ROM数据位及D/A转换器的字长。相位累加器在时钟的控制下以步长K作累加，输出的N位二进制数经过寄存器ROM的地址，对波形ROM进行寻址，波形控制字W控制输出的波形类。，波形R

12、OM输出D位的幅度码经D/A转换器变成阶梯波，再经过低通滤波器平滑后就可以得到合成的信号波形。合成的信号波形形状取决于波形ROM中存放的幅度码，因此用DDS可以产生任意波形。频率预设与调节电路:K被称为频率控制字，也叫相位增量。DDS方程为：f=fK/2，f为输出频率，fc为时钟频率。当K=1时，DDS输出最低频率（也即频率分辨率）为f/2，而DDS的最大输出频率由Nyquist采样定理决定，即f/2。因此，只要N足够大，DDS可以得到很细的频率间隔。要改变DDS的输出频率，只要改变频率控制字K即可。累加器：相位累加器由N位加法器与N位寄存器级联构成。每来一个时钟脉冲fc，加法器将频率控制字K

13、与寄存器输出的累加相位数据相加，再把相加后的结果送至寄存器的的数据输入端。寄存器将加法器在上一个时钟作用后所产生的相位数据反馈到加法器的输入端；以使加法器在下一个时钟作用下继续与频率控制字进行相加。这样，相位累加器在时钟的作用下，进行相位累加。当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作。波形选择：通过改变波形控制字W可以控制输出信号的波形。由于波形存储器中的不同波形是不同ROM存储的，所以当波形控制字改变时，ROM查表选择不同的ROM输出端q值，从而输出不同的波形。波形存储：用相位累加器输出的数据作为波形存储器的取样地址，进行波形的相位一幅值转换，即可在给定的时间上确定输出的

14、波形的抽样幅值。N位的寻址ROM相当于把信号离散成具有2个样值的序列，若波形ROM有D位数，位，则2个样值的幅值以D位二进制数值固化在ROM 中，按照地址的不同可以输出相应相位的信号幅值。D/A转换：D/A转换器的作用是把合成的数字量转换成模拟量。幅度量化序列经D/A转换后变成了包络为正弦波的阶梯波。需要注意的是，频率合成器对D/A转换器的分辨率有一定的要求，D/A转换器的分辨率越高，合成的信台阶数就越多，输出的波形的精度也就越高。低通滤波器：对D/A输出的阶梯波进行频谱分析，可知阶梯波中除主频f 外，还存在分布在fc,2fc,两边土f 处的非谐波分量，幅值包络为辛格函数。因此，为了取出主频f

15、0，必须在D/A转换器的输出端接入截止频率为fc/2的低通滤波器。当K=1的时候DDS输出最低频率fc/2，这其实也就是DDS的频率分辨率，所以可以看出，当N不断增加的时候DDS的频率分辨率可以不断的提高。当然在实际中N的增加受到种种因素的制约。但是就目前的技术水平来说，己经可以产生很高的频率分辨率了。D/A转换器的输出波形，相当于是一个连续平滑波形的采样，这样根据奈奎斯特采样定律，采样率必需要大于信号频率的两倍。也就是说D/A转化器的输出如果要完全恢复的话。输出波形的频率必须小于fc/2。一般来说，由于低通滤波器的设计不可能达到理想情况，即低通滤波器总是有一定的过渡带的，所以输出频率还要有一

16、定的余量，一般来说在实际应用当中DDS的输出频率不能超过0.4fc。三 设计模块简介设计的整体模块如下图所示：图3-1 整体模块图设计的输入为50MHZ的时钟，以及位数选择按键K、W、S、M（K代表千位，W代表万位、S代表10万位，M代表兆位），低电平复位按键rst_n，设置频率按键set以及2位的波形选择器mode。用了2个ROM来存放正弦波和三角波的采样值，采样值为2的16次方，65536位。输出为8位的二进制代码，外接数/模转换器件DAC0832，以此来产生波形。PLL模块：图3-2 PLL模块输入inclk0是50MHZ的外接时钟，输出c0是5MHZ的时钟。由于DA0832的8位输入二

17、进制代码必须在90ns的时间之内保持稳定，而50MHZ的时钟一个周期是20ns，5MHZ时钟的一个周期是200ns，所以我们选择5MHZ的时钟，也就是说输出的代码每200ns变换一次。f_set模块：此模块的作用是扫描频率设置开关，把用户想要得到的波形频率记录下来，并发送到下一个模块，供下一个模块算出所需的频率控制字K。图3-3 f_set模块mul模块：图3-4 mul模块此模块的作用是把接收到的12位用户所设置的频率f，通过频率控制字的计算公式：进行乘法运算，从而得到频率控制字K。wave模块：图3-5 wave模块此模块共分为一个16位相位累加器、sin_rom(存放标准正弦信号的采样值

18、)、tri_rom(存放标准三角波的采样值)以及一个方波信号产生器。通过mul模块传来的频率控制字K，相位累加模块开始每1个时钟周期累加一次，然后把累加的值传输给两个ROM的address（地址）端，两个ROM会根据所接收到的地址，在其q端产生不同的8位二进制波形码。通过对mode模式的检测，我们选取合适的q端用作输出端。这里产生方波我用的是另外一种方法，一个占空比50%的方波由一半的低电平和一半的高电平构成，这里我设置了一个计数器，从0开始计数，到65535结束，规定如果从相位累加器输入进来的累加值小于65536的一半时，让输出端输出低电平，也就是8b00000000，如果累加值大于6553

19、6的一半，让输出端输出高电平，也就是8hff。最后根据用户设置的mode按钮，选取正确的输出波形代码，也就是模块的dada端输出8位二进制波形码。然后再外接数模转换芯片DAC0832，通过双极性输出，产生电压值。标准波形提取：这里我使用的是软件Guagle，此软件可根据用户的设置，产生不同采样值的不同种类波形，并生成mif文件，以供导入到FPGA芯片的内置单口ROM中。图3-6 Guagle软件四 仿真测试此次仿真，使用的是ModelsimAltera软件，版本为6.4a。此软件可通过书写不同的testbench，对所设计的模块进行仿真，并把结果显示出来。这里我书写了一些不同的testbenc

20、h，对所编写的模块进行了不同的测试，其运行状态良好，误差位皮秒（ps）级别。其中一个testbench为要产生频率为10000HZ的正弦波，通过modelsim观察其结果如下图所示：图41 正弦波仿真结果下图为1KHZ三角波的仿真结果：图4-2 1KHZ三角波的仿真五 设计总结频率源是电子系统的核心，直接数字频率合成是继直接模拟频率合成技术和锁相环式频率合成技术之后的第三代频率合成技术，具有频率分辨率高、频率切换速度快、相位噪声低、频率稳定度高和全数字化等优点。本文对直接数字频率合成技术进行了研究，并在理论研究的基础上进行了基于FPGA的DDS信号源的设计和实现。本次设计完成了软件仿真，由于时间和本人的身