华农EDA试卷及答案

1、 EDA試卷答案一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入_A_综合适配_B_编程下载硬件测试。P14A. 功能仿真 B. 时序仿真 C. 逻辑综合 D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_A_。P25A. 软IPB. 固IP C. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_D_是错误的。P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与

2、FPGA / CPLD的基本结构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_A_实现其逻辑功能。P42A. 可编程乘积项逻辑B. 查找表（LUT） C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_B_。P274A. 器件外部特性B. 器件的内部功能 C. 器件外部特性与内部功

3、能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中_A_不属于面积优化。P238A. 流水线设计 B. 资源共享 C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是_B_。P134A. 立即完成B. 在进程的最后完成 C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现_A_。P147A. 时序逻辑电路B. 组合逻辑电路 C. 双向电路D. 三态控制电路10. 状态机编码方式中，其中_A_占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221A

4、. 一位热码编码B. 顺序编码 C. 状态位直接输出型编码 D. 格雷码编码二、VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF CNT10 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3

5、 DOWNTO 0);BEGINPROCESS (CLK) BEGINIF CLK'EVENT AND CLK = '1' THEN- 边沿检测IF Q1 > 10 THENQ1 <= (OTHERS => '0');- 置零ELSEQ1 <= Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;Q <= Q1;END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT

6、(sel : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy <= A when sel = '1' ELSE B;END bhv;三、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VE

7、CTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLK'EVENT AND CLK = '1' THEN- 13TMP <= A;- 14END IF;- 15END PROCESS;- 16OUTLED

8、 : PROCESS(TMP)- 17BEGIN- 18CASE TMP IS- 19 WHEN "0000" => LED7S <= "0111111"- 20 WHEN "0001" => LED7S <= "0000110"- 21 WHEN "0010" => LED7S <= "1011011"- 22 WHEN "0011" => LED7S <= "1001111"- 23

9、WHEN "0100" => LED7S <= "1100110"- 24 WHEN "0101" => LED7S <= "1101101"- 25 WHEN "0110" => LED7S <= "1111101"- 26 WHEN "0111" => LED7S <= "0000111"- 27 WHEN "1000" => LED7S <= &quo

10、t;1111111"- 28 WHEN "1001" => LED7S <= "1101111"- 29END CASE;- 30END PROCESS;- 31END one;- 321. 在程序中存在两处错误，试指出，并说明理由：第14行 TMP附值错误第29与30行之间，缺少WHEN OTHERS语句2. 修改相应行的程序：错误1行号： 9 程序改为： TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);错误2行号： 29 程序改为：该语句后添加 WHEN OTHERS => LED7S <= &

11、quot;0000000"四、阅读下列VHDL程序，画出原理图（RTL级）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc <= NOT(a NAND b);d <= (a OR b)AND(a NAND b);END ARCHITECTURE fh1;五、请按题中要求

12、写出相应VHDL程序1. 带计数使能的异步复位计数器输入端口：clk时钟信号rst异步复位信号en计数使能load同步装载data（装载）数据输入，位宽为10输出端口：q计数输出，位宽为10LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT1024 ISPORT (CLK, RST, EN, LOAD: IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0

13、) );END CNT1024;ARCHITECTURE ONE OF CNT1024 ISBEGINPROCESS (CLK, RST, EN, LOAD, DATA)VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0);BEGINIF RST = '1' THENQ1 := (OTHERS => '0');ELSIF CLK = '1' AND CLK'EVENT THENIF LOAD = '1' THEN Q1 := DATA;ELSEIF EN = '1'

14、THENQ1 := Q1 + 1;END IF;END IF; END IF;Q <= Q1;END PROCESS;END ONE;2. 看下面原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_STATE ISPORT (E, A : IN STD_LOGIC;Y : INOUT STD_LOGIC;B : OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE ISBEGINPROCESS (E, A, Y)BEGINIF E = 

15、9;0' THENB <= Y;Y <= 'Z'ELSEB <= 'Z'Y <= A;END IF;END PROCESS;END BEHAV;六、综合题下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口RAM（adram）。控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元，在wren为1时允许写入数据。试分别回答问题下面列出了AD574的控制方式和控制

16、时序图AD574逻辑控制真值表（X表示任意）CECSRCK12_8A0工 作 状 态0XXXX禁止X1XXX禁止100X0启动12位转换100X1启动8位转换1011X12位并行输出有效10100高8位并行输出有效10101低4位加上尾随4个0有效AD574工作时序：1. 要求AD574工作在12位转换模式，K12_8、A0在control中如何设置K12_8为1，A0为02. 试画出control的状态机的状态图类似书上图8-43. 对地址计数器模块进行VHDL描述输入端口：clkinc 计数脉冲 cntclr计数器清零输出端口：rdaddrRAM读出地址，位宽10位library ieee

17、;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity addr_cnt isport (clkinc, cntclr : in std_logic;wraddr : out std_logic_vector (9 downto 0) );end addr_cnt;architecture one of addr_cnt issignal tmp : std_logic_vector (9 downto 0);beginprocess (clkinc, cntclr)beginif clkinc'event

18、 and clkinc = '1' thenif cntclr = '1' thentmp <= (others => '0');elsetmp <= tmp + 1;end if;end if;end process;wraddr <= tmp;end one;4. 根据状态图，试对control进行VHDL描述library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control isport (addata : i

19、n std_logic_vector (11 downto 0);status, clk : in std_logic;cs, ce, a0, rc, k12_8, clkinc : out std_logic;rddata : out std_logic_vector (11 downto 0) );end control;architecture behav of control istype con_st is (s0, s1, s2, s3, s4);signal cst, nst : con_st;signal lock : std_logic;signal reg12 : std_

20、logic_vector (11 downto 0);begina0 <= '0'k12_8 <= '1'ce <= '1'cs <= '0'REGP : process (clk)beginif clk'event and clk = '1' thencst <= nst;end if;end process;COMP : process (cst, status, addata)begincase (cst) iswhen s0 => rc <= '1&

21、#39; lock <= '0' nst <= s1;when s1 => rc <= '0' lock <= '0' nst <= s2;when s2 => if status = '1' then nst <= s3; end if;rc <= '1' lock <= '0'when s3 => rc <= '1' lock <= '1' nst <= s4;when s4 =&

22、gt; rc <= '1' lock <= '0' nst <= s0;when others => nst <= s0;end case;end process;LOCKP : process (lock)beginif lock = '1' and lock'event thenreg12 <= addata;end if;end process;rddata <= reg12;clkinc <= lock; -(或者为NOT LOCK，延后半个时钟)end behav;5. 已知adr

23、am的端口描述如下ENTITY adram ISPORT(data: IN STD_LOGIC_VECTOR (11 DOWNTO 0); - 写入数据wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 写入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 读地址wren: IN STD_LOGIC := '1' - 写使能q: OUT STD_LOGIC_VECTOR (11 DOWNTO 0) - 读出数据);END adram;试用例化语句，对整个FPGA采集控制模块进行VHDL描述

24、library ieee;use ieee.std_logic_1164.all;entity daco isport (clk, cntclr, status : in std_logic;addata : in std_logic_vector (11 downto 0);rdaddr : in std_logic_vector (9 downto 0);cs, ce, a0, rc, k12_8 : out std_logic;rddata : out std_logic_vector (11 downto 0) );end daco;architecture one of daco i

25、scomponent control isport (addata : in std_logic_vector (11 downto 0);status, clk : in std_logic;cs, ce, a0, rc, k12_8, clkinc : out std_logic;rddata : out std_logic_vector (11 downto 0) );end component;component addr_cnt isport (clkinc, cntclr : in std_logic;wraddr : out std_logic_vector (9 downto

26、0) );end component;component adram ISPORT(data: IN STD_LOGIC_VECTOR (11 DOWNTO 0); - 写入数据wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 写入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 读地址wren: IN STD_LOGIC := '1' - 写使能q: OUT STD_LOGIC_VECTOR (11 DOWNTO 0) - 读出数据);END component;signal rds

27、: std_logic_vector (11 downto 0);signal clkinc : std_logic;signal wraddr : std_logic_vector (9 downto 0);beginu1 : controlport map (addata => addata, status => status,clk => clk, cs => cs, ce => ce, a0 => a0, rc => rc,k12_8 => k12_8, clkinc => clkinc, rddata => rds);u2

28、: addr_cntport map (clkinc => clkinc, cntclr => cntclr, wraddr => wraddr);u3 : adramport map (data => rds, wraddress => wraddr,rdaddress => rdaddr, wren => '1', q => rddata);end one;my_designd11:0oeclkad11:0a11:0intas一.填空（20分）1 CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等

29、三部分组成。2图形文件的扩展名是 GDF ，仿真通道文件的扩展名是 SCF ，波形文件的扩展名是 WDF，使用VHDL语言，文本设计文件的扩展名是 .VHD 。3VHDL基本结构为. USE定义区，.PACKAGE定义区， ENTITY定义区ARCHITECTURE定义区 ，和CONFIGURATION定义区。4指出下面图形中节点的类型ctrl 输入 clk 输入 state 隐含 Q3.0输出5结构体的描述方式: Structure描述、Date Flow描述、Behavior Process描述。6填出标注框中的内容进程语句敏感信号表LIBRARY ieee;USE ieee.std_lo

30、gic_1164.all;ENTITY if_case IS PORT ( a, b, c, d : IN Std_Logic; sel : IN Std_Logic_Vector(1 downto 0); y, z : OUT Std_Logic);END if_case;ARCHITECTURE logic OF if_case ISBEGINif_label: PROCESS(a, b, c, d, sel)BEGINIF sel="00" THEN y <= a;ELSIF sel="01" THEN y <= b;ELSIF sel

31、="10" THEN y <= c;ELSE y <= d;END IF;END PROCESS if_label;二、简答题20分（每题5分）1 在可编程逻辑电路设计中竞争和冒险是怎样产生的，如何避免。答：当某一时刻同时有一个以上的信号发生变化时容易产生毛刺；组合逻辑电路是会产生竞争冒险的。 避免方法：（1）增加延时时间短的引脚的传输路径使引脚间的传输时间相同即信号同时发生变化。（2）增加同步电路 （3）改变编码方式2 什么是边界扫描测试技术?它解决什么问题?答：边界扫描测试技术（Boundary Scan Testing，BST），主要用于解决可编程逻辑器件

32、芯片的测试问题。这种测试可在器件正常工作时捕获功能数据。器件的边界扫描单元能够迫使逻辑追踪引脚信号，或是从引脚或器件核心逻辑信号中捕获数据。强行加入的测试数据串行地移入边界扫描单元，捕获的数据串行移出并在器件外部同预期的结果进行比较。标准的边界扫描测试只需要五根信号线，即TDI（测试数据输入）、TDO（测试数据输出）、TRST（测试复位输入）TMS（测试模式选择）和TCK（测试时钟输入），TRST能够对电路板上所有支持边界扫描的芯片内部逻辑和边界管脚进行测试。应用边界扫描技术能够增强芯片、电路板甚至系统的可测试性。3 简述MAX+PLUS的设计流程。答：MAX+PLUS的设计过程包括设计项目的

33、建立与设计的输入、设计编译、设计校验（仿真和定时分析）、器件编程四个步骤。设计输入：可以采用原理图输入、HDL语言描述、及波形输入等几种方式。设计编译：先根据设计要求设定编译参数和编译策略，如器件的选择、逻辑综合方式的选择等。然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。设计校验（项目仿真）：包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。器件编程与验证：用经过仿真确认后的编程文件通过编程器（Programmer）将设计下载到实际芯片中，最后测试芯片在系统中的实际运行性

34、能。在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。4设计时怎样选择CPLD和FPGA芯片？答：从以下几个方面进行选择：1逻辑单元CPLD中的逻辑单元是大单元，通常其变量数约2028个。FPGA逻辑单元是小单元，其输入变量数通常只有几个，2内部互连资源与连线结构 FPGA单元小、互连关系复杂，所以使用的互连方式较多。CPLD不采用分段互连方式，它使用的是集总总线。3编程工艺CPLD属于只读（ROM）型编程，可以反复编程，但它们一经编程，片内逻辑就被固定，如果数据改变就要进行重新擦写。FPGA芯片采用RAM型编程，功耗低，但掉电后信息不能保存，必须与存储器

35、联用。每次上电时须先对芯片配置，然后方可使用。4规模逻辑电路在中小规模范围内，选用CPLD价格较便宜，能直接用于系统。对于大规模的逻辑设计,则多采用FPGA.5FPGA和CPLD封装形式的选择FPGA和CPLD器件的封装形式很多。同一型号的器件可以多种不同的封装。三、知上升沿控制的D触发器（原理图如下）判断下列程序是否有错误，如有则指出错误所在，并给出完整程序。（10分）答：library ieee;use ieee.std_logic_1164.all;entity dff1 is port(clk,d:in std_logic; Q:out std_logic);end dff1;arch

36、itecture one of dff1 isbegin process(clk) begin if clk 'event and clk='1' then Q<=d; end if; end process;end one;四、解释程序 （30分）要求：1 解释带有下划线的语句。2 画出该程序的引脚示意图。3 说明该程序逻辑功能。程序一library ieee; 定义元件库 use ieee.std_logic_1164.all; 使用ieee库中 ENTITY mux21 is 定义实体 port(a,b,s:in bit; a，b，s为输入端口，数据类型bi

37、t y:out bit); end mux21a;architecture one of mux21 is 定义结构体 begin y<=a when s='0' else b; 当S=0时 y=a，否则等b end one;逻辑功能：二选一数据选择器程序二Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity up_down is 定义实体 Port(clk,rst,en,up:instd_logic;Sum:outstd_logic_vector(2 downto

38、0); 输出，标准逻辑位向量 Cout:outstd_logic); End;Architecture a of up_down isSignal count:std_logic_vector(2 downto 0); 定义信号 BeginProcess(clk,rst) 进程，敏感信号clk，rst BeginIf rst=0 thenCount<=(others=>0); 异步清零 Elsif rising_edge(clk) then 如果上升沿 If en=1 then Case up isWhen 1 => count<=count+1; When other

39、s =>count<=count-1; 当up=1，减法计数 End case;End if;End if;End process;Sum<=count;Cout <=1 when en=1 and (up=1 and count=7) or (up=0 and count=0) else 0; 进位信号 End;逻辑功能：是一个3位增1/减1计数器：当输入信号UP等于1 时计数器增1；当输入信号UP等于0时计数器减1。五、编程题20分（每题10分）l编写包含以下内容的实体代码端口 D 为12位输入总线 端口 OE 和 CLK 都是1位输入端口 AD 为 12位双向总线

40、端口 A为12位输出总线端口 INT 是1位输出端口 AS 是一位输出同时被用作内部反馈LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY my_design IS PORT (d:IN std_logic_vector(11 DOWNTO 0);oe, clk:IN std_logic;ad:INOUT std_logic_vector(11 DOWNTO 0);a:OUT std_logic_vector(11 DOWNTO 0);int:OUT std_logic;as:BUFFER std_logic);END my_design;2利用MA

41、X+PLUS库中元器件D触发器（图形符号见图1）和与元件例化，完成如下图所示的电路设计。my_designd11:0oeclkad11:0a11:0intasLIBRARYieee;USEieee.std_logic_1164.ALL;ENTITY shifter ISPORT(din,clk:INstd_logic; dout:OUT std_logic);END shifter;ARCHITECTUREa OF shifter IS COMPONENT dff PORT(D，clk:IN std_logic; Q:OUT std_logic); END COMPONENT;SIGNAL d

42、: std_logic _vector (4 DOWNTO 0);BEGINd(0)<=din;U0:dff PORT MAP (d(0),clk,d(1); U1:dff PORT MAP (d(1),clk,d(2); U2:dff PORT MAP (D=>d(2), clk=> clk, Q =>d(3); U3:dff PORT MAP (D=>d(3), clk=> clk, Q =>d(4); dout<=d(4);END a;EDA试卷及答案一、单项选择题：（20分）1IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等

43、硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_ D _。A .瘦IP     B.固IP      C.胖IP        D.都不是2综合是EDA设计流程的关键步骤，在下面对综合的描述中，_ D _是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合

44、约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C_。A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。4进程中的信号赋值语句，其信号更新是_C_。A.按顺序完成； B.比变量更快完成；C.在进程的最后完成； D.都不对。5 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体

45、两部分，结构体描述_ B _。A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。6不完整的IF语句，其综合结果可实现_ A _。A. 时序逻辑电路   B. 组合逻辑电路    C. 双向电路   D. 三态控制电路7子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_ B _。流水线设计 资源共享 逻辑优化串行化 寄存器配平关键路径法A.         &#

46、160;                               B. C.                                         D. 8下列标识符中，_ B _是不合法的标识符。A. State0 

47、60;     B. 9moon        C. Not_Ack_0     D. signall9关于VHDL中的数字，请找出以下数字中最大的一个：_ A _。A. 2#1111_1110# B. 8#276#C. 10#170# D. 16#E#E110下列EDA软件中，哪一个不具有逻辑综合功能：_ B _。A. Max+Plus II B. ModelSimC. Quartus II D. Synplify二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）1. 

48、; LPM                参数可定制宏模块库2.  RTL                寄存器传输级3.  UART        串口（通用异步收发器）4.  ISP                在系统编程5.  IEEE    

49、0;          电子电气工程师协会6.  ASIC               专用集成电路7.  LAB                逻辑阵列块三、VHDL程序填空：（10分）LIBRARY IEEE;                      &

50、#160;                         - 8位分频器程序设计USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PULSE IS    PORT (   CLK: IN STD_LOGIC;               D :

51、 IN STD_LOGIC_VECTOR (7 DOWNTO 0);             FOUT: OUT STD_LOGIC  );END;ARCHITECTURE one OF PULSE IS    SIGNAL   FULL : STD_LOGIC;BEGIN        P_REG: PROCESS(CLK)            

52、0;   VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN       IF CLKEVENT AND CLK = 1 THEN       IF CNT8 = "11111111" THEN         CNT8 := D;  -当CNT8计数计满时，输入数据D被同步预置给计数器CNT8      F

53、ULL <= '1' -同时使溢出标志信号FULL输出为高电平                     ELSE   CNT8 := CNT8 + 1;  -否则继续作加1计数      FULL <= '0'     -且输出溢出标志信号FULL为低电平    

54、    END IF;   END IF;   END PROCESS P_REG;   P_DIV: PROCESS(FULL)   VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULL'EVENT AND FULL = '1' THEN     CNT2 <= NOT CNT2; -如果溢出标志信号FULL为高电平，D触发器输出取反   IF C

55、NT2 = '1' THEN FOUT <= '1'   ELSE      FOUT <= '0'    END IF;    END IF;    END PROCESS P_DIV;END;四、VHDL程序改错：（10分）01        LIBRARY IEEE ;02        USE IEEE.STD_LOGI

56、C_1164.ALL ;03        USE IEEE.STD_LOGIC_UNSIGNED.ALL;04        ENTITY LED7CNT IS05                PORT ( CLR : IN  STD_LOGIC;06                     

57、  CLK : IN STD_LOGIC;07                        LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)  ) ;08        END LED7CNT;     09        ARCHITECTURE one OF LED7CNT IS10

58、0;               SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);11        BEGIN            12                CNT:PROCESS(CLR,CLK)13          

59、0;     BEGIN        14                        IF CLR = '1' THEN15                                TMP <= 0;16&

60、#160;                       ELSE IF CLK'EVENT AND CLK = '1' THEN17                                TMP <= TMP + 1;18         

61、              END IF;  19                END PROCESS;20                OUTLED:PROCESS(TMP)21                BEGIN     &#

62、160;  22                        CASE  TMP  IS23                                WHEN "0000" =>  LED7S <=

63、"0111111" ;24                                WHEN "0001" =>  LED7S <= "0000110" ;25                         

64、      WHEN "0010" =>  LED7S <= "1011011" ;26                                WHEN "0011" =>  LED7S <= "1001111" ;27     

65、;                           WHEN "0100" =>  LED7S <= "1100110" ;28                                WHEN "0101"

66、 =>  LED7S <= "1101101" ;29                                WHEN "0110" =>  LED7S <= "1111101" ;30